用于芯片内抖动注入的系统和方法技术方案

诸如ＤＶＩ、Ｓ－ＡＴＡ或ＰＣＩ－Ｅｘｐｒｅｓｓ之类的高速Ｉ／Ｏ接口（６００）要求昂贵的测试设备。作为一种替代方案，广泛地使用环回测试，但是其缺少时间相关缺陷的覆盖范围。提出了一种使用具有可控幅度（５０１）和高精确性的可变延迟（２０３）用于芯片内抖动注入的系统和方法，改善了环回测试的覆盖范围。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及提供清晰和可控的抖动的芯片内抖动注入，使得能够测量确定抖动(deterministic jitter)和随机抖动(random jitter)。
技术介绍
诸如IEEE 1394、USB2.0、DVI、S-ATA和PCI-E之类的高速串行I/O(HSIO)广泛地用于互连方法中。因为传统的互连不允许高数据速率，可以期待该使用迅速地增加。当前使用的自动测试设备(ATE)具有非常有限的能力来测试有差别的、低电压摆动和高速的互连。昂贵的ATE扩展卡是可用的，除了增加的测试仪成本之外，它们还可以实质上加重了负载板(loadboard)开发的努力。诸如串行ATA(SATA)和PCI-Express之类的高速接口的迫近的普遍使用增加了对于用于大量设备制造的低成本、高集成度测试解决方案的需求。在可选的测试方法中，广泛地使用发射器(Tx)至接收器(Rx)的环回(loop-back)方法，也称作HSIO BIST。将Tx设置处于测试模式，其中Tx发射测试数据，并且Rx接收相同的数据，将其与发射数据比较用于错误检测。环回测试的公知问题在于Rx的时钟-数据恢复(CDR)部分的容限。CDR能够在存在特定量的抖动和衰减时，重新得到正确的数据，在应用中这需要处理互连中的信号退化。抖动是当预定义的事件本来应该发生时和当其实际发生时之间的时差。时差用单位时间(UI)表示，一个UI是理想时钟信号的比特周期的值。可以将该时差处理成相位调制；存在对数据信号的理想位置进行调制的一个(或更多)信号。然而，Tx发送规则的信号，因此在环回模式中，由于其抖动容限，将不测试CDR。同样，采用正常环回时不测试Tx中的抖动产生。没有抖动的插入，系统将舒适地操作于“安全”区，并且仅有相对较大的异常将引起检测到有缺陷的器件。抖动由于其用于引起接收到的数据中的误码(bit errors)的潜质而是重要的。抖动包括称为确定抖动(DJ)和随机抖动(RJ)的两个分量。例如，确定抖动由带宽限制和分量相互作用引起。随机抖动由热和噪声效果引起，并且实际上是统计的。随机抖动是不受约束的，并且典型地将高斯概率密度分布用于描述RJ的特征。典型地，要求误码率(BER)在10-12的量级，必需14.1σ的范围以捕获足够的事件用于总抖动预算(jitter budget)。涉及高速I/O的另外的问题在于验证误码率(BER)所需的较长测量时间。针对许多协议，指定的BER为10-12，这是采用标称理想样本矩中的7σ的值(其中σ是标准偏差)从随机抖动概率得到的值。具有该随机事件发生的合理概率要求发送和接收大量的数据(几倍于1012)，导致几小时或几天的测试时间。为了减少BER测试时间，可以使用浴盆(bathtub)曲线测试。现在参考图1，浴盆曲线给出了抖动与BER的关系。在存在特定量的抖动时，可以将相应的BER期待为正确作用的器件。测量曲线上的几个点并且外推该结果给出了10-12BER时的启示性(eye-opening)的估计。芯片外抖动注入典型地在负载板上或自动化测试设备(ATE)中进行。这些外部解决方案要求将高速信号发送到负载板，并且因为它们要求专门的ATE卡，增加了成本。要求外部方法具有环回DfT，包括在芯片内存在的信号产生和错误检查。此外，将发射器Tx和接收器Rx在IC管脚处分离对于USB 2.0和其他双向接口不是有效的。本专利技术的系统和方法提供了用于嵌入清晰和可控的抖动注入的方式。相反，用于嵌入的抖动插入的公知解决方案不提供增加清晰和可控的抖动的可能性。可控抖动允许在浴盆曲线上的多个点的测量，导致更好的故障覆盖率。需要精确度，以减小错误地拒绝正确作用的器件的风险，并且增加检测错误器件的能力。必须保证通过产品测试的产品满足特定的预设规范。这并不意味着需要测试全部的这些规范，假设如果制造工艺在其限制之内，保证产品器件是符合规范的。然而，制造工艺本身增加了硬缺陷、软缺陷、和参数异常，其中，硬缺陷和软缺陷是起源于例如点缺陷或局部掺杂变化的局部异常。如果假设对工艺本身进行监测，并且工艺本身在规范之内，所需的全部在于对制造测试来监测软缺陷和硬缺陷。大部分硬缺陷和一部分软缺陷可以用直接的环回测试来检测。其余缺陷的检测是本专利技术的抖动插入系统和方法的目的。由于以下三个原因导致的增加效果，硬缺陷和软缺陷潜在地减小了系统的抖动预算随机抖动、确定抖动和偏移。这些分别引起在浴盆曲线100上具有不同的效果，参见图1A和图1B。●增加的随机抖动(RJ)陡峭部分101(在浴盆曲线的较低的BER区)由随机抖动占优势，并且应该遵循高斯分布函数；随机抖动的较小展开(σ)给出了陡曲线。因此，在假定陡峭的那部分曲线中的较小斜率表示较高水平的随机抖动。●增加的确定抖动(DJ)如果存在DJ，其加宽了浴盆曲线的顶部边缘102直到确定量的UI，将曲线向中心“移动”，参见图1B。●偏移除了定时偏移之外，诸如占空比失真、静电电压偏移也影响采样的时刻，并且转化为静态时间偏移。在浴盆曲线上，这是朝向曲线的中心的移动，使得给定的BER时张开度较小，与DJ增加的水平类似。一些偏移相对于浴盆的两侧是不对称的。根据其中将偏移包括在DJ水平中的浴盆曲线对DJ水平和RJ水平进行估计。可以使用公知的曲线拟合技术来进行所述估计。
技术实现思路
现在参考图2，本专利技术通过注入受控量的抖动203，并且在存在注入的抖动时对BER 208进行计数，测量了浴盆曲线的点。该方法要求BER计数器208和抖动注入电路。在优选实施例中，将BET计数器208添加到使用比特序列发生器和BER计数器208的环回测试电路中，所述环回电路已经广泛地用于高速I/O(HSIO)测试。使用优选实施例的抖动注入方法，通过注入受控量的抖动并且对BER进行技术，可以执行浴盆曲线上的点的快速测量。抖动注入的三种基本方法公知如下 (1)向锁相环(PLL)添加抖动(2)向数据流添加可变延迟；以及(3)每第n个比特添加固定延迟。除了抖动注入之外，还存在允许CDR定时裕度特征的公知解决方案。与第一抖动注入方法(向PLL添加抖动)相关联的问题涉及在许多HSIO物理层(PHY)使用的时钟策略。用于串行数据的时钟与用于高速数字逻辑的时钟相同，并且低速数字经常从HSIO时钟中得到。此外，Rx时钟也经常从相同源的PLL中得到。在全部这些情况下，向PLL添加抖动也向电路的其余部分添加了不必要的抖动，并且潜在地由生产测试产生了对正确作用器件的错误拒绝。向数据流添加可变延迟的第二抖动插入方法没有经受以上问题，因此具有较宽的应用。插入的延迟的变化幅度与插入抖动的量相对应。每第n个比特添加固定延迟的第三选择涉及测试处理Tx和Rx时钟频率偏移的能力，通常指定为一个(或几个)100ppm。可以将此用作附加测试，但是不会代替用于浴盆曲线测试的抖动注入。在优选实施例中，使用可变延迟来注入抖动，并且其中应用抖动的位置处于高速部分，因此防止由高速时钟的衍生版本进行时钟控制的数字逻辑免于产生不是由于缺陷、而是由于测试方法导致的误码。在优选实施例中，在将高速数字信号与Tx驱动器相连的发射器中的节点用于插入抖动。在替代实施例中，在发射器和接收器取样器之间的高速部分中的任意其他节点也可以用于插入抖动。附图说明图1A示出了典本文档来自技高网...

【技术保护点】
一种可变延迟设备（２０３），用于对数据比特的输入序列产生预定延迟，包括：多相位时钟产生部件（２０６）（４０２），用于输出多个ｎ＞１的相位；选择器，包括，ｉ．延迟块（４０１），输出ｎ个选择比特，所述选择比特包括用于选择或阻塞所述多个ｎ＞１的相位的每一个的比特；以及ｉｉ．“与”门（４０４），根据ｎ个选择比特的对应比特，阻塞或者放行多个相位的每一个；可编程幅度选择器（５０１），用于输出最大的预先选定的延迟；以及“或”门（４０５），将预先选定的延迟（５０１）与选择器的每一个阻塞或放行的相位相组合，并且输出所得到的延迟作为产生的预定延迟。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：罗杰弗兰克斯舒德尔特，
申请(专利权)人：NXP股份有限公司，
类型：发明
国别省市：NL[荷兰]