一种同步动态随机存取存储器（“ＳＤＲＡＭ”）装置包含将来自数据总线的数据耦合到ＤＲＡＭ阵列的管线写入数据路径，和将来自所述阵列的读取数据耦合到所述数据总线的管线读取数据路径。所述ＳＤＲＡＭ装置还包含旁路路径，其允许所述写入数据路径中的写入数据直接耦合到所述读取数据路径，而不首先存储在所述ＤＲＡＭ阵列中。优选地通过向所述ＤＲＡＭ装置发布写入命令而经由所述写入数据路径耦合所述写入数据，且优选地通过向所述ＤＲＡＭ装置发布读取命令而经由所述读取数据路径耦合所述读取数据。禁止所述存储器阵列响应这些命令，使得所述写入数据不存储在所述阵列中，且来自所述阵列的读取数据不耦合到所述读取数据路径。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术大体上涉及存储器装置的测试和/或校准，且更明确地说，涉及一种允许以不 需要涉及装置中的存储器单元的方式测试和/或校准存储器装置的写入和读取数据路径 的方法和设备。
技术介绍
在存储器装置(例如，动态随机存取存储器("DRAM")装置)的制造期间，有必 要测试存储器装置以确保其适当操作。图1展示存储器装置的典型数据路径10，其包含 耦合在数据总线端子16与阵列接口逻辑20之间的写入数据路径12和读取数据路径14。 阵列接U1逻辑20又耦合到存储器单元阵列22。实践中，大量数据总线端子16包含在存 储器装置10中，且这些数据总线端子的每一者耦合到各自写入数据路径12和读取数据 路径14。然而，为了清楚起见，图1中仅展示耦合到一个数据总线端子16的写入数据 路径12和读取数据路径14。写入数据路径12包含接收器30，其将施加到端子16的写入数据耦合到写入数据俘 获电路34。响应于写入选通("WS")信号，从接收器30输出的写入数据的每一位被俘 获或存储在写入数据俘获电路34中。WS信号通常从外部源(例如，存储器控制器)(图 1未图示)耦合到存储器装置10。所俘获的写入数据的每一位被划分为上升沿数据和下 降沿数据并被施加到串行-并行转换器38，且响应于WS信号而存储在其中。在写入数据 的许多位已施加到数据总线端子16并存储在串行-并行转换器38中之后，所存储的写入 数据位以并行形式通过内部写入数据总线40输出到阵列接口逻辑20。在一个实施例中， 串行-并行转换器38可为彼此串联耦合的一系列移位寄存器，第一移位寄存器耦合到写 入数据俘获电路34。来自所有移位寄存器的各自输出接着将耦合到写入数据总线40。举 例来说，如果串行-并行转换器38存储4个写入数据位，那么写入数据总线40将具有4 个位的宽度。并行-串行转换器38还在其将有效写入数据输出到阵列接口逻辑20时，将 写入数据有效信号施加到阵列接口逻辑20。写入数据有效信号启用阵列接口逻辑20以 存储写入数据。阵列接口逻辑20从命令解码器(图l未图示)接收许多控制信号，包含阵列循环信 号、写入启用("WE")信号和地址信号，所述地址信号通常呈行地址信号和列地址信号的形式。阵列接口逻辑20将通过写入总线40耦合的写入数据存储在存储器单元阵列22 中的由地址指定的位置处。读取数据路径14包含通过内部读取数据总线52耦合到阵列接口逻辑的数据管线电 路50。数据管线电路50从阵列接口逻辑20接收并行读取数据，阵列接口逻辑20又从 存储器单元阵列22中由施加到逻辑20的地址确定的位置处接收读取数据。WE信号确 定是将写入数据耦合到阵列22还是从阵列22耦合读取数据。阵列接口逻辑20还在将有 效读取数据施加到内部读取数据总线52时，将读取有效信号施加到数据管线电路50。 读取数据有效信号和单独的启用("En")信号启用数据管线电路50以响应于读取时钟信 号("RdClk")而存储读取数据。当En信号启用锁存器56时，存储在数据管线电路50中的读取数据位被响应于Rd Clk信号而循序存储在读取数据锁存器56中。接着，锁存器56将锁存的每一读取数据位 通过传输器58施加到数据总线端子16。在一个实施例中，数据管线电路50可为一系列 移位寄存器，每一移位寄存器的输入耦合到读取数据总线52的各自线。所述系列中的最 后移位寄存器的输出就将耦合到读取数据锁存器56。图2的时序图中展示了图l所示的存储器装置IO中的典型存储器写入操作和随后的 存储器读取操作。存在于数据总线上的数据在图2中展示为上部信号。写入数据的四个 位被循序施加到数据总线端子16，并响应于WS信号的四个转变而锁存在写入俘获电路 34中，所述四个转变大约在每一写入数据位有效的时间中间发生。当写入数据的每一位 锁存在写入数据俘获电路34中 时，其被转移到串行-并行转换器38。当写入数据的所有 四个位已转移到串行-并行转换器38时，转换器38在写入数据的四个位被放置在内部写 入总线40上的同时输出写入有效信号，同样如图2所示。命令解码器(图2未图示)在 串行-并行转换器38输出写入有效信号的同时，将阵列循环信号输出到阵列接口逻辑20。 阵列循环信号启始所有对存储器单元阵列22的读取和写入存取。阵列循环信号在对写入 数据进行数据解串之后变得有效，此时转移到串行-并行转换器38的写入数据位输出在 内部写入数据总线40上。命令解码器现还在其输出阵列循环信号的同时，输出有效写入 启用WE信号。WE信号允许阵列接口逻辑20确定存储器存取是写入存储器存取。接着， 内部写入数据总线40上的写入数据存储在存储器单元阵列22中的由施加到阵列接口逻 辑20的地址指定的位置处。在写入数据已存储在阵列22中之后，启始读取存储器存取。通过命令解码器在对 WE信号解除确立的同时将有效阵列循环信号施加到阵列接口逻辑20而启始此存取。存储在阵列22中的四个数据位接着耦合到阵列接口逻辑20，阵列接口逻辑20在输出读取 有效信号的同时在读取数据总线52上输出读取数据位。读取有效信号由阵列接口逻辑 20产生以指示正从存储器单元阵列22耦合读取数据位。当En信号转变为有效高时，读 取数据的四个位响应于Rd Clk信号而存储在读取数据管线电路50中。由命令解码器产 生的En信号还启用读取数据管线电路以便响应于Rd Clk信号而循序输出读取数据的四 个位。如图2所示，RdCIk信号是自由振荡的时钟信号，其通常由存储器装置IO中的延 迟锁定回路(未图示)产生。RdClk信号还启用读取数据锁存器电路56以锁存并接着响 应于RdClk信号而输出读取数据的每一位。接着，读取数据的每一位通过读取数据传输 器58而循序施加到数据总线端子16。含有存储器装置的电子系统(例如，计算机)通常在初始向系统施加电力时测试存 储器装置10。为了确保每一存储器单元均适当操作，现有技术的测试方法将具有第一二 进制值(例如，1)的写入数据耦合到存储器装置IO的数据总线端子16。接着，通过写 入数据路径12将写入数据耦合到存储器单元阵列22。在随后的读取操作中，从阵列中 读取所存储的写入数据，并将其通过读取数据路径14耦合到数据总线端子16。接着， 通过外部装置将读取数据与写入数据进行比较。在匹配的情况下，认为存储器装置10已 通过测试。如果不匹配，那么认为存储器装置IO未通过测试。存储器装置IO可能由于多种原因而未通过测试。存储器阵列22或与存储器阵列22 相关联的电路(例如，地址解码器(图l未图示))可能有故障，使得数据未写入到阵列 22并接着从阵列22读取。写入数据路径12或读取数据路径14中也可能存在故障。另 一方面，问题可能只是写入数据路径12或读取数据路径14中的定时容差的问题，所述 问题可简单地通过以较慢速度操作装置IO而解决。在此情况下，可简单地通过将装置定 级为较低速度存储器装置而抢救存储器装置10。不幸的是，使用上述测试过程，不可能 仅测试写入数据路径12或读取数据路径14，因为存储器阵列22在测试过程中起重要作 用。首先将数据写入到存储器装置IO并接着从存储器装置IO读取的另一过程是用在校 准耦合到存储器装置或从存储器装置耦合的信号的定时的过程中。在本文档来自技高网...
【技术保护点】
一种将数据耦合到存储器装置并从存储器装置耦合数据的方法，所述存储器装置具有写入数据路径、读取数据路径以及耦合到所述读取数据路径和所述写入数据路径的存储器阵列，所述方法包括：将数据施加到所述写入数据路径；允许所述数据通过所述写入数据路径朝向所述存储器阵列耦合；将所述数据从所述写入数据路径耦合到所述读取数据路径，而不首先允许将所述数据存储在所述存储器阵列中；以及允许所述数据通过所述读取数据路径而耦合离开所述存储器阵列。
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：詹姆斯B约翰逊，特洛伊A曼宁，
申请(专利权)人：美光科技公司，
类型：发明
国别省市：US[美国]
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