一种片上多核处理器的测试电路及其可测试性设计方法技术

本发明专利技术提供一种片上多核处理器的测试电路及其可测试性设计方法，其中测试电路包括：测试外壳寄存器链、待测芯核连接电路、片上数据通路连接电路以及控制逻辑电路；所述待测芯核连接电路是连接在所述测试外壳寄存器链与待测芯核之间的互连电路，所述片上数据通路连接电路是连接在所述测试外壳寄存器链与片上数据通路之间的互连电路；所述控制逻辑电路控制所述待测芯核连接电路和片上数据通路连接电路中的数据流向。本发明专利技术根据片上多核处理器的特点进行了优化设计，充分利用了片上数据通路的带宽，降低了测试成本，减少了片上数据通路中传输数据包的数目，所以大大降低了大量活跃数据包导致的额外功耗开销，并且大大缩短了测试时间。

【技术实现步骤摘要】

本专利技术属于大规模集成电路芯片的可测试性设计
，具体地 说，本专利技术涉及一种测试外壳电路及其设计方法。
技术介绍
随着应用的驱动和工艺、材料的进步，高性能计算的系统结构面临着又 一 次重大变革。据 ITRS(International Technology Roadmap for Semiconductors:国际半导体技术发展路线图)预测，为了将进一步提高电 路集成度及性能，设备尺寸、晶体管阔值电压以及氧化厚度将进一步降低 以满足未来发展的需求。这些变化将使得漏电电流呈指数比例增长并带来 片上及片间设备参数的巨大偏差。每芯片设备数在未来的十年内将从约2 亿上升到上百亿。传统的单核处理器通过持续提高操作频率来达到高性能的目的，这是 带来高硬件复杂性和高功耗的主要原因。片上多核处理器则通常利用高的 片上带宽而非高频率来实现高性能的目的，从而可以降低硬件复杂度及功 耗。由于体系结构的改变，片上多核处理器的测试面临一些新的问题，传 统的可测试性方案已无法适应片上多核处理器的发展要求。如图l所示， 传统的可测试性设计方案通常由以下几部分功能组成提供待测芯核与外部 访问接口的测试外壳电路，通常由寄存器构成，每个芯核的测试外壳中寄存 器个数等于其内部扫描链条数；各待测芯核间只能串行进行测试；提供测试 数据(包括测试激励和测试响应)传输通道的测试总线，其带宽与待测芯核的测试外壳寄存器数及芯核内部扫描链条数相等。传统的可测试性方案的不足主要表现在以下三个方面 一、在传统的可测试性设计方案架构中，测试访问总线(TAM)的宽 度直接影响到可测试性的面积开销，因此每个待测芯核只允许非常有限数 目的内部扫描链与测试访问总线相连。为满足这种扫描链数目限制条件，许多内部扫描链需要进行合并，因此将可能延长单个芯核测试时间。二、 在传统可测试性设计方案中，待测芯核内部扫描链被尽可能的合 并到平衡的长度，而且每个扫描链的每一位测试向量同时被移入扫描链 中。由于设计的测试访问总线带宽与待测芯核扫描链的数目相等，这样可 以在测试访问总线带宽限制下使数据通路带宽浪费最小。然而，片上多核 处理器数据通路带宽是由工作模式特征决定的，因此芯核可连接的数据通 路带宽与待测芯核内部扫描链数目之间可能存在不匹配，造成片上数据通 路的浪费，从而带来额外的测试数据通信开销，进而延长整个芯片的测试 时间，增加芯片测试的功耗。三、 传统测试中，芯片上各部分结构的测试激励及响应向量各不相同， 使得对片上各个部分需要专门的传送测试激励及输出测试响应。而片上多 核处理器存在许多同构部件(如芯核、存储器等)，如果仍然釆用传统的测试方案，将对ATE ( Automatic Test Equipment:自动测试仪)数据存储 量、芯片I/O (Input/Output:输入输出系统)数据传输速度及带宽产生较 高需求，导致测试开销及成本增加。因此，迫切需要一种能够更好的适应片上多核处理器的测试访问特点 的可测试性设计方案，以在严格的功耗限制条件下降低测试数据量、缩短 测试时间，降低测试开销及成本。
技术实现思路
本专利技术的目的是结合片上多核处理器的测试访问特点和测试要求，充 分利用片上数据通路带宽，在严格功耗限制下降低测试数据量、缩短测试 时间，降低测试开销及成本，从而提供一种片上多核处理器的测试电路及 其可测试性设计方法。为实现上述专利技术目的，本专利技术提供的片上多核处理器的测试电路包 括测试外壳寄存器链、待测芯核连接电路、片上数据通路连接电路以及 控制逻辑电路；所述待测芯核连接电路是连接在所述测试外壳寄存器链与 待测芯核之间的互连电路，所述片上数据通路连接电路是连接在所述测试 外壳寄存器链与片上数据通路之间的互连电路；所述控制逻辑电路控制所 述待测芯核连接电路和片上数据通路连接电路中的数据流向。上述技术方案中， 一条所述测试外壳寄存器链由多个寄存器串连构 成，串连的寄存器的数目N与所述片上数据通路的数据位的带宽W相等。 上述技术方案中，所述控制逻辑电路是通过片上数据通路，在多个待测芯核之间实现测试激励和测试响应的广播-机制，并对待测芯核的测试响应进行比较的控制逻辑电路。上述技术方案中，所述片上多核处理器的每个待测芯核均有一条测试外壳寄存器链与之对应。为实现上述专利技术目的，本专利技术提供的片上多核处理器的可测试性设计方法包括如下步骤A、 确定单条测试外壳寄存器链的长度；B、 计算传输待测芯核测试数据所需数据包数目的理论下限值；C、 根据测试外壳寄存器链的长度和传输待测芯核测试数据所需数据包 数目的理论下限值，确定待测扫描链的数目，再将待测芯核内部扫描链和基 本输入输出端口合并到所述待测扫描链中；D、 建立测试外壳寄存器链与待测芯核内部合并后扫描链的对应关系， 连接测试外壳寄存器链与片上数据通路以及测试外壳寄存器链与待测芯核 之间的互连电路。E、 建立控制逻辑电路，该控制逻辑电路控制测试激励和测试响应通过 片上数据通路在各待测芯核之间进行广播，并对待测芯核的测试响应进行比 较。上述技术方案中，所述的测试外壳电路的设计方法，所述步骤A中所述确定测试外壳寄存器链的长度是将片上数据通路数据位的数目确定为每条测试外壳寄存器链的长度。上述技术方案中，所述步骤B中，所述传输待测芯核测试数据所需数据包数目的理论下限值 =,其中^为传输待测芯核测试数据所需数据包数目的理论下限值，f为待测芯核的测试向量包含的数据量总数，该数据量 总数包括基本输入输出端口以及内部扫描链上测试数据，『为片上数据通路 的数据位带宽值，符号「，的含义是取比结果大的最小整数。上述技术方案中，所述步骤C中，确定所述待测扫描链的数目的方法包括假设每条测试外壳寄存器链的长度为传输待测芯核测试数据所需数据包数目的理论下限值为A，待测芯核内部扫描链合并后的数目为g，待测 芯核内部扫描链合并前的数目为/ ,每条扫描链的长度为Z,，其中/=1，2,…， / ，则将原来的/W条扫描链及基本输入输出端口合并到g条扫描链上去，在 每条内部扫描链不可分割的前提下，待测芯核内部扫描链合并后的长度小于 等于(7V/g)x"p,进而确定待测芯核内部合并后扫描链的数目g，合并扫描链 的数目g也是测试外壳寄存器链的寄存器的分组数目。(传统测试通常通过 将待测芯核内部扫描链合并为长度相似的若干扫描链以在降低片上测试总 线带宽的前提下缩短测试时间)所述待测芯核内部合并后扫描链的数目g为每条测试外壳寄存器链长度 #的因子，能够被^整除。所述待测芯核内部扫描链合并后的数目g的取值范围为 {2",2"-',2"-2,…2,11 ，为了尽量缩短测试外壳与待测芯核间数据传输的周期，依 次对上述的值从大到小进行尝试，直至满足待测芯核内部合并后每条扫描链 的长度小于等于(iV/g)x"P为止。以上合并后扫描链就是待测扫描链。上述技术方案中，所述步骤D中，对所述测试外壳寄存器链的寄存器进 行分组，各寄存器分组与各待测扫描链一一对应。上述技术方案中，所述步骤E中，所述测试激励通过数据包的形式输入， 所述控制逻辑电路根据数据包中的控制位将测试激励数据在各待测芯核之 间进行广播；所述对测试响应进行比较是由异或门实现，比较结果通过数据 包的形式4t出。与现有技术相比，本专利技术能本文档来自技高网...

【技术保护点】
一种片上多核处理器的测试电路，包括：测试外壳寄存器链、待测芯核连接电路、片上数据通路连接电路以及控制逻辑电路；所述待测芯核连接电路是连接在所述测试外壳寄存器链与待测芯核之间的互连电路，所述片上数据通路连接电路是连接在所述测试外壳寄存器链与片上数据通路之间的互连电路；所述控制逻辑电路控制所述待测芯核连接电路和片上数据通路连接电路中的数据流向。

【技术特征摘要】

【专利技术属性】
技术研发人员：李佳，胡瑜，李晓维，
申请(专利权)人：中国科学院计算技术研究所，
类型：发明
国别省市：11[中国|北京]