本发明专利技术公开了一种测试复数个系统级封装装置的设备，该设备至少包括测试架和分类器，其中测试架包括复数个测试线路和复数个群组的测试接点，该每一群组的测试接点耦合于该复数个测试线路之一，并被导向以连接系统级封装装置的复数个电子接点，该测试架可同步操作，并电性测试该每一处理盘上具有一预定数量的系统级封装装置，该处理盘与测试架连接；分类器能够自动移去任一没有通过电性测试的系统级封装装置，直到处理盘装满所有通过电性测试的系统级封装装置。该设备利用符合联合电子设备工程会议标准装置的复数个处理盘，以至少测试处理盘中所承载的装置其预设的一部分。
【技术实现步骤摘要】
本专利技术是有关于复数个电子装置的测试，尤指容置于复数个工业标准处理 盘中的复数个系统级封装装置的电性测试设备。
技术介绍
随着半导体装置的复杂度的攀升，有更多的系统级封装装置的组合己经被利用了。而随着系统复杂度的提高，系统级封装(System-In-Package; SIP) 技术相较于系统单芯片(System-On-Chip; SOC)技术更受到市场的欢迎，因其 在市场上的功能性与存在性是随着系统复杂度的增加而增加。系统级封装装置 使用率的成长受到随价波动的无线市场、消费市场和汽车市场所影响。系统级封装装置的实例包括以下数种单元式装置(cellular device)、 个人数字助理(PDA)、手持式装置(handheld device)、蓝牙解决方案(Bluetooth Solution)、闪存(Flash Memory)、影像感应器(Image Sensor)、功率放大器(Power Amplifier)、卫星定位系统模组(GPS Module)与微数字保密装置(Mini_SD Secure Digital,或micro SD device)。系统级封装装置可以是一模组，是一具有全功能性的次系统封装装置，包 括一基板、至少一模子、复数个芯片层级互连(chip-level interconnects), 复数个经整合或表面黏着技术的无源和有源元件与一保护外壳(protective casing)。系统级封装装置是一堆叠式模子总成，该堆叠式模子总成是利用一标准封 装(standard package)方式合并二个或更复数个直立式堆叠的模子与在一基 板上的芯片级互连(chip-level interconnects系统级封装装置是一具有复数个芯片模组，该模组利用一标准封装(standard package)方式在一基板上合并二个或更复数个水平式堆叠的模子， 与其内部是以芯片级的方式互相连接(chip-level interconnects系统级封装装置是一标准封装装置组合，且是直立式的堆叠与其内部以芯 片级的方式互相连接。以测试的角度而言，系统级封装装置有了明显的改进，且特别是在封装前 的芯片功能检测(known good die)的应用的这个部分。而系统级封装装置产 品的寿命较短。另一方面，系统级封装装置是很少在测试方面应用(access) 的。为节省成本，高传输量(high throughput)测试的确是有其必要。因此， 低成本的测试于焉产生。再者，芯片功能检测所导致的结论则是在重复测试模子方面是有一些需求的。在测试点的应用是少数的，其意义是传统上在系统级封装装置进行最终测 试是不可能的。系统级封装装置在消费型电子产品使用率的增加，使得低成本测试更加重 要了。因为这些因素，传统的自动测试设备其测试样本对测试系统级封装装置并 非最好的。现阶段自动测试设备的解决方案在于其低成本，而该低成本的因素在于低 测试传输量。此外，大部分的自动设备使用分开的操作器。该操作器可从操作 盘拿取零件，并对其测试。因此，提出一种对系统级封装装置的测试方案是有其必要的，而该系统级 封装装置不需要使用测试器以外的操作器。另一方面，提供一具有高传输量的测试方案也有其必要性。再者， 一种测试方案，是使用功能可延展的操作器与测试模组的测试方案， 且其成本是很低廉的，将也是有其必要性。而该功能可延展的操作器与测试模 组是可适用于不同操作平台。
技术实现思路
本专利技术之目的是，提供一种测试复数个系统级封装装置的设备，该系统级 封装装置不需要使用测试器以外的操作器。本专利技术之另一目的是，提供一种测试复数个系统级封装装置的设备，其具 有高传输量的测试方案。本专利技术之又一目的是，提供一种测试复数个系统级封装装置的设备，其成 本低廉。本专利技术的上述目的可通过如下技术方案来实现， 一种测试复数个系统级封 装装置的设备，所述系统级封装装置装设于符合联合电子设备工程会议标准装 置的复数个处理盘上，且该每一处理盘均具有复数个系统级封装装置容置单元， 该每一个系统级封装装置均具有复数个电子接点，该设备包括一测试架，该测试架包括复数个测试线路，该线路的数量是对应于该处理盘上系统级封装装置 容置单元的至少一预定数量，复数个群组的测试接点，该每一群组的测试接点耦合于该复数个测试 线路之一，并被导向以连接该系统级封装装置的复数个电子接点，且该系统级 封装装置是设置于相对应的系统级封装装置容置单元，该测试架是可同步操作， 并电性测试该每一处理盘上具有一预定数量的系统级封装装置，该处理盘是与 测试架连接，且不需自处理盘上移走复数个系统级封装装置；及一分类器，是自动移去任一没有通过电性测试的系统级封装装置，直到处 理盘装满所有通过电性测试的系统级封装装置。依据本专利技术的原理， 一种测试复数个系统级封装(System-In-Package)装 置的设备，其装设于符合联合电子设备工程会议(JEDEC; Joint Electron Device Engineering Council)标准装置的复数个处理盘(processing tray)上，且 该每一处理盘均具有复数个系统级封装装置容置单元(SIP device receivingcell),该每一个系统级封装装置均具有复数个电子接点，该设备包括 一测试架(test hive)，该测试架包括复数个测试线路，该线路的数量是对应于该 处理盘上系统级封装装置容置单元的至少一预定数量，与复数个群组的测试接 点，该每一群组的测试接点耦合于该复数个测试线路之一，并被导向以连接该 系统级封装装置的复数个电子接点，且该系统级封装装置是设置于相对应的系 统级封装装置容置单元，该测试架是可同步操作，并电性测试该每一处理盘上 具有一预定数量的系统级封装装置，该处理盘与测试架连接，且不需自处理盘 上移走复数个系统级封装装置；及一分类器(sorter),其自动移去任一没有通过电性测试的系统级封装装置，直到处理盘装满所有通过电性测试的系统级封站魅晉 农衣且。再者，依据本专利技术的原理，每一处理盘中的所有的系统级封装装置的测试 结果都以计算机映图(map)记录下来。再者，依据本专利技术的原理，该测试架具有一第一构件，位于该测试架中， 且其构形得以容置任一处理盘，该处理盘与测试架相连接；该第一构件包括复 数个调正设备，以提供每一个处理盘的调正排列，进而可调整每一处理盘尺寸 的容许差。本专利技术的测试架包括一基板，该基板包括复数个第二调正面，且该每一第 二调正面与该对应的一系统级封装装置容置单元相互交接，以提供给系统级封 装装置的调正排列，该系统级封装装置位于相对应的系统级封装装置容置单元 内。依据本专利技术的原理，本专利技术揭露一种系统级封装装置的测试系统，该系统 级封装装置均具有复数个电性焊点(electrical lead),该系统包括一装载模 组，其容置一叠具有工业标准的装置处理盘，且任一该叠工业标准装置处理盘 皆被导向，以在一预定方向连接每个系统级封装装置； 一测试架(test hive) 包括复数个测试线路，该线路的数量是对应于该处理盘上系统级封装装置容 置单元的至少一预定数量，与复数个群组的测试接点，且该每一群组的测试接点耦合于该复数个测试线路之一，本文档来自技高网...
【技术保护点】
一种测试复数个系统级封装装置的设备，所述系统级封装装置装设于符合联合电子设备工程会议标准装置的复数个处理盘上，且该每一处理盘均具有复数个系统级封装装置容置单元，该每一个系统级封装装置均具有复数个电子接点，该设备包括： 一测试架，该测试架包括： 复数个测试线路，该线路的数量是对应于该处理盘上系统级封装装置容置单元的至少一预定数量， 复数个群组的测试接点，该每一群组的测试接点耦合于该复数个测试线路之一，并被导向以连接该系统级封装装置的复数个电子接点，且该系统级封装装置是设置于相对应的系统级封装装置容置单元，该测试架是可同步操作，并电性测试该每一处理盘上具有一预定数量的系统级封装装置，该处理盘是与测试架连接，且不需自处理盘上移走复数个系统级封装装置；及 一分类器，是自动移去任一没有通过电性测试的系统级封装装置，直到处理盘装满所有通过电性测试的系统级封装装置。
【技术特征摘要】
...
【专利技术属性】
技术研发人员：詹姆士E霍普金斯，麦可彼得科斯特洛，蔡译庆，陈清图，
申请(专利权)人：半导体测试先进研究公司，
类型：发明
国别省市：US[美国]
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