用于异质管芯集成应用的具有EMIB和玻璃芯的混合扇出架构制造技术

本文公开的实施例包括电子封装以及形成这样的封装的方法。在实施例中，微电子器件封装可以包括再分布层(RDL)和RDL之上的内插器。在实施例中，玻璃芯可以形成在RDL之上并且包围内插器。在实施例中，微电子器件封装还可以包括内插器之上的多个管芯。在实施例中，多个管芯与内插器通信耦合。

【技术实现步骤摘要】
【国外来华专利技术】用于异质管芯集成应用的具有EMIB和玻璃芯的混合扇出架构
本公开的实施例涉及电子封装，并且更具体地，涉及具有带有玻璃芯的多个互连的管芯的电子封装。
技术介绍
对于单片管芯的尺寸，常规的管芯制造技术正在被推向它们的极限，然而，应用却渴望使用最新技术(例如，7nm栅极长度)实现大尺寸集成电路的能力。随着单片管芯变大，对于较小的管芯可以忽略不计的微小差异无法弥补，并且可能常常会大大减小良率。当前的解决方案可能涉及使用与半导体内插器互连或与嵌入在硅衬底中的硅桥集成的较小的集成电路，以提供异质芯片封装。在涉及多个管芯与硅桥的集成的实施例中，管芯通过桥通信耦合以便提供期望的功能，但是封装中增加的复杂性是显著的挑战。例如，管芯、管芯背侧膜(DBF)、堆积电介质层、和包封材料之间的CTE不匹配会导致显著的管芯翘曲。在使用该方法来使铜柱和管芯背侧互连(穿硅过孔，TSV)显露的大多数架构方式所需的平面化操作期间，这尤其是有问题的。管芯翘曲阻止铜柱和管芯互连两者在不去除管芯的绝大部分的情况下不能根据需要同时被暴露，从而导致良率降低。减小所涉及的材料的CTE不匹配可以减小管芯翘曲，但由于材料配方限制，因此不能完全消除翘曲。附图说明图1是根据实施例的具有被玻璃芯包围的多个第一管芯和多个第二管芯的电子封装的截面图。图2是根据实施例的具有被玻璃芯包围的第一管芯和多个第二管芯的电子封装的截面图。图3A是根据实施例的玻璃载体的截面图。图3B是根据实施例的在玻璃载体之上放置玻璃芯之后的截面图。r>图3C是根据实施例的在玻璃芯之上设置抗蚀剂层之后的截面图。图3D是根据实施例的在形成穿过玻璃芯的导电过孔之后的截面图。图3E是根据实施例的在去除抗蚀剂层之后的截面图。图3F是根据实施例的在使导电过孔与玻璃芯的表面平坦化之后的截面图。图3G是根据实施例的在玻璃芯的周边内的载体之上设置多个第一管芯之后的截面图。图3H是根据实施例的在第一管芯之上形成模制层之后的截面图。图3I是根据实施例的在将多个第一管芯与桥通信耦合之后的截面图。图3J是根据实施例的在多个第一管芯之上形成堆积层之后的截面图。图3K是根据实施例的在去除玻璃载体之后的截面图。图3L是根据实施例的在制成穿过管芯背侧膜的开口以暴露多个第一管芯的接触部之后的截面图。图3M是根据实施例的在将多个第二管芯电耦合到多个第一管芯之后的截面图。图3N是根据实施例的在多个第二管芯之上形成模制层之后的截面图。图4A是根据实施例的玻璃载体的截面图。图4B是根据实施例的在玻璃载体上放置玻璃芯之后的截面图。图4C是根据实施例的在玻璃芯之上设置抗蚀剂层之后的截面图。图4D是根据实施例的在形成穿过玻璃芯的导电过孔之后的截面图。图4E是根据实施例的在去除抗蚀剂层之后的截面图。图4F是根据实施例的在使导电过孔与玻璃芯的表面平坦化之后的截面图。图4G是根据实施例的在玻璃芯的周边内的载体上放置第一管芯之后的截面图。图4H是根据实施例的在第一管芯之上形成模制层之后的截面图。图4I是根据实施例的在第一管芯之上形成堆积层之后的截面图。图4J是根据实施例的在去除玻璃载体之后的截面图。图4K是根据实施例的在制成穿过管芯背侧膜的开口以暴露第一管芯的接触部之后的截面图。图4L是根据实施例的在将多个第二管芯电耦合到第一管芯之后的截面图。图4M是根据实施例的在多个第二管芯之上形成模制层之后的截面图。图5是根据实施例构建的计算设备的示意图。具体实施方式在本文的实施例中描述了具有被玻璃芯包围的多个互连的管芯的电子封装，以及形成这样的封装的方法。在下面的描述中，将使用本领域中的技术人员通常采用以将其工作的实质传达给本领域中的其他技术人员的术语来描述说明性的实施方式的各种方面。然而，对于本领域中的技术人员将显而易见的是，可以仅用所描述的方面中的一些来实践本文公开的实施例。出于解释的目的，阐述了具体的数量、材料和构造以便提供对说明性实施方式的透彻理解。然而，对于本领域中的技术人员将显而易见的是，可以在没有具体细节的情况下实践本文公开的实施例。在其他实例中，省略或简化了公知的特征，以便不使说明性实施方式难以理解。各种操作将按照最有助于理解本文公开的实施例的方式被依次描述为多个分立的操作，然而，描述的顺序不应被解释为暗示这些操作必定取决于顺序。特别地，这些操作不需要按照呈现的顺序执行。如上所述，管芯翘曲在多管芯架构中越来越成问题。因此，本文描述的实施例包括包围多个管芯的玻璃芯。另外，实施例包括在组装工艺期间使用的玻璃载体。玻璃载体和玻璃芯增加了刚度并提供了可以在其上组装多管芯部件的尺寸稳定的基底。此外，与其他材料(例如堆积电介质、包封电介质、和管芯背侧膜(DBF))相比，可以调整玻璃部件以更有效率地匹配多芯片部件的CTE。在需要将更粗糙的节点/基底管芯(例如，利用嵌入式多管芯互连桥(EMIB))互连的又一个实施例中，可以在封装制造的初始阶段中实施EMIB工艺，并且因此提供了改善的良率。现在参考图1，示出了根据实施例的电子器件封装100的截面图。在实施例中，封装100可以包括玻璃芯130。在实施例中，玻璃芯130包围第一管芯140。玻璃芯130的使用允许芯的CTE与封装100中的各种部件的CTE匹配以便降低翘曲。在实施例中，玻璃芯130的CTE可以基本类似于包围第一管芯140的包封层160的CTE。如本文所使用的，基本相同的CTE是指第一CTE在第二CTE的+/–5％内。在实施例中，可以形成穿过玻璃芯130的导电过孔132。在实施例中，玻璃芯130具有的厚度可以与第一管芯140的厚度相同。在特定实施例中，玻璃芯140的厚度可以在50μm和150μm之间。在实施例中，多个第二管芯150可以安装在第一管芯140之上。例如，第二管芯150A和150B被放置在第一管芯140之上。虽然在图1中示出了两个第二管芯150，但是应当理解，任何数量的第二管芯150可以被放置在第一管芯140之上。在实施例中，第二管芯150可以用第一级互连(FLI)152和穿过第一管芯140的管芯背侧膜(DBF)的焊料147来电耦合到第一管芯140。在实施例中，底部填充材料154可以包围第二管芯150下方的FLI152。在实施例中，多个第二管芯150也可以通过第一管芯140内的导电迹线148彼此通信耦合。在实施例中，第一管芯140还可以包括多个穿硅过孔(TSV)146。在实施例中，第二管芯150可以完全或部分地嵌入在包封层160中。例如，在所示的实施例中，第二管芯150的背侧表面被暴露。在这样的实施例中，集成的散热器(未示出)可以附接到第二管芯150以改善封装100的热性能。在实施例中，第一管芯140和第二管芯150均为有源管芯(即，第一管芯140和第二管芯150均包括有源器件，例如晶体管等)。在实施例中，第一管芯140本文档来自技高网...

【技术保护点】
1.一种微电子器件封装，包括：/n再分布层(RDL)；/n所述RDL之上的内插器；/n玻璃芯，所述玻璃芯在所述RDL之上并且包围所述内插器；以及/n所述内插器之上的多个管芯，其中，所述多个管芯与所述内插器通信耦合。/n

【技术特征摘要】
【国外来华专利技术】20180629 US 16/024,7071.一种微电子器件封装，包括：
再分布层(RDL)；
所述RDL之上的内插器；
玻璃芯，所述玻璃芯在所述RDL之上并且包围所述内插器；以及
所述内插器之上的多个管芯，其中，所述多个管芯与所述内插器通信耦合。


2.根据权利要求1所述的微电子器件封装，还包括：
穿过所述玻璃芯形成的导电过孔。


3.根据权利要求1或2所述的微电子器件封装，其中，所述玻璃芯的厚度与所述内插器的厚度基本相同。


4.根据权利要求1或2所述的微电子器件封装，其中，所述内插器嵌入在模制层中。


5.根据权利要求4所述的微电子器件封装，其中，所述多个管芯嵌入在所述模制层中。


6.根据权利要求1或2所述的微电子器件封装，其中，所述多个管芯通过所述内插器中的导电迹线彼此通信耦合。


7.根据权利要求1或2所述的微电子器件封装，其中，所述内插器是有源管芯。


8.根据权利要求7所述的微电子器件封装，其中，所述有源管芯包括在第一工艺节点处的有源器件，并且其中，所述多个管芯包括在第二工艺节点处的有源器件。


9.根据权利要求1或2所述的微电子器件封装，其中，所述内插器是桥。


10.根据权利要求1或2所述的微电子器件封装，还包括多个内插器，其中，所述多个内插器被所述玻璃芯包围。


11.根据权利要求10所述的微电子器件封装，其中，所述多个内插器通过桥彼此通信耦合。


12.根据权利要求11所述的微电子器件封装，其中，所述桥放置在所述多个内插器的与所述多个管芯相对的表面之上。


13.根据权利要求12所述的微电子器件封装，其中，所述桥在所述RDL内。


14.根据权利要求10所述的微电子器件封装，其中，所述桥是嵌入式多管芯互连桥(EMIB)。


15.根据权利要求1或2所述的微电子器件封装，其中，所述玻璃芯的CTE与包围所述内插器的...

【专利技术属性】
技术研发人员：S·皮耶塔姆巴拉姆，R·马内帕利，段刚，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国;US