本实用新型专利技术提供了一种用于压电驱动装置的电源装置。该电源装置包括：信号生成电路，其被配置为在FPGA中基于参考时钟信号生成DDS信号，该DDS信号是低电流值的模拟电流信号；以及功率放大电路，包括作为第一级放大器的反向电压跟随器和作为第二级放大器的反向放大器，该功率放大电路被配置为对该DDS信号进行多级放大，以产生可用于该压电驱动装置的高电压的电源信号。利用本文所述的用于压电驱动装置的电源装置，能够满足多种模式驱动要求，满足压电驱动装置的高响应输出，高电压下输出频率较高，容性负载影响较小。
【技术实现步骤摘要】
用于压电驱动装置的电源装置
本技术涉及电子电路领域，更具体地，涉及一种用于压电驱动装置的电源装置。
技术介绍
随着科技的进步和发展，人们对于精密定位的需求也越来越高。当前，行业内通常采用一种由新型智能材料压电元件制成的高精度微型运动压电驱动装置作为高精密运动控制平台中的核心零部件。为了实现这种压电驱动装置的运动和高精度定位功能，需要一种适用于为这种压电驱动装置产生驱动电源信号的灵活可变的电源装置。此外，压电驱动装置本身具有压电元件的容性特性，由压电电极片和压电陶瓷片互相堆叠形成。由于堆叠层数较多导致容性负载值较大。容性负载是一种带电容参数的负载，具有电压滞后的特性，对于驱动电源信号的波形衰减很严重。因此，对这种压电驱动装置使用常规传统的电源装置将导致驱动信号不完整，出现相移精度和定位精度不准的问题，同时还会出现整个运动过程中推力大小不均等的问题。对于高响应速度的压电驱动装置来说，高频驱动电源会提高运动速度。此外，传统的电源装置大多数电源幅值在100V以下，驱动频率在10～100Hz之间，并且电流较大，而压电驱动装置的电源幅值一般在±250V左右，驱动频率常常高达1.5KHz以实现高响应速度，并且电流较小。同时，容性负载较大的压电驱动装置会大大衰减高频信号，因此常规的电源装置无法满足这种压电驱动装置的设计要求。
技术实现思路
如上所述，现有的电源装置无法很好地适用于当前的高精度微型运动压电驱动装置。例如，现有的电源装置无法解决压电驱动装置的高响应输出问题，无法满足高达1.5KHz的高频率、±250V的高压下的驱动电源要求，并且无法满足压电驱动装置的定位精度要求。针对上述问题中的至少一个，本技术提供了能够适用于这种压电驱动装置的电源装置。根据本技术的一个方面，提供了一种用于压电驱动装置的电源装置。该电源装置包括：信号生成电路，其被配置为在FPGA中基于参考时钟信号生成DDS信号，该DDS信号是低电流值的模拟电流信号；以及功率放大电路，包括作为第一级放大器的反向电压跟随器和作为第二级放大器的反向放大器，该功率放大电路被配置为对该DDS信号进行多级放大，以产生可用于该压电驱动装置的高电压的电源信号。在一些实现中，该信号生成电路包括N位相位累加器、N位相位寄存器、波形存储器和D/A转换器，N是正整数。其中，该N位相位累加器在该参考时钟信号的驱动下，将该参考时钟信号和该N位相位寄存器的输出值进行累加，并将累加后的结果输入给该N位相位寄存器，以该N位相位累加器的累加后的结果作为地址，查找该波形存储器中的相位-幅值对应关系表，以找到与该累加后的结果对应的幅值，以及该D/A转换器在该参考时钟信号的驱动下，将该幅值对应的数字信号进行数字到模拟转换，以产生该DDS信号。在一些实现中，N＝20，该参考时钟信号的频率为50MHz，并且该DDS信号的电流值是±1.2mA。在一些实现中，该D/A转换器采用FPGA驱动PCM1702芯片，该PCM1702芯片是20位高分辨率的信号输出芯片。在一些实现中，该信号生成电路还包括电压转化器，该电压转化器将该DDS信号转换为对应的DDS电压信号。在一些实现中，该第一级放大器包括放大芯片OPA137，其被配置为对该DDS信号进行滤波和降噪，以将该DDS信号放大为±10V电压信号。在一些实现中，该第二级放大器包括放大芯片LM356，其被配置为对该±10V电压信号进行反向放大，以将该±10V电压信号放大到±250V电压信号。在一些实现中，该功率放大电路还包括功率放大器，用于对该±250V电压信号进行功率放大，以产生可用于该压电驱动装置的该电源信号。在一些实现中，该电源装置还包括高压保护电路，该高压保护电路包括：高响应反馈二极管，其用于在该电源信号通过时产生的反馈破坏电流过高时，对该电源装置进行第一级保护；以及高灵敏度三极管，其用于对该电源信号通过该高响应反馈二极管之后产生的高响应输出进行第二级保护，以防止完全消去第二次反冲电流的破坏。在一些实现中，该电源装置还包括硬件补偿电路，该硬件补偿电路对该压电驱动装置的容性负载进行阻抗匹配，以抵消或减少该压电驱动装置的容性负载的影响。利用本技术的用于压电驱动装置的电源装置，能够满足压电驱动装置的多种模式的驱动要求，满足压电驱动装置的高响应输出，并且高电压下输出频率较高，容性负载影响较小。附图说明图1示出了根据本技术的实施例的用于压电驱动装置的电源装置的结构框图；图2示出了根据本技术的实施例的电源装置的信号生成电路的示意图；以及图3示出了根据本技术的实施例的电源装置的功率放大电路的示意图。具体实施方式以下将结合附图对本技术的各实施例进行详细说明，以便更清楚理解本技术的目的、特点和优点。应理解的是，附图所示的实施例并不是对本技术范围的限制，而只是为了说明本技术技术方案的实质精神。在下文的描述中，出于说明各种技术的实施例的目的阐述了某些具体细节以提供对各种技术实施例的透彻理解。但是，相关领域技术人员将认识到可在无这些具体细节中的一个或多个细节的情况来实践实施例。在其它情形下，与本申请相关联的熟知的装置、结构和技术可能并未详细地示出或描述从而避免不必要地混淆实施例的描述。除非语境有其它需要，在整个说明书和权利要求中，词语“包括”和其变型，诸如“包含”和“具有”应被理解为开放的、包含的含义，即应解释为“包括，但不限于”。在整个说明书中对“一个实施例”或“一些实施例”的提及表示结合实施例所描述的特定特点、结构或特征包括于至少一个实施例中。因此，在整个说明书的各个位置“在一个实施例中”或“在一些实施例”中的出现不一定全都指相同实施例。另外，特定特点、结构或特征可在一个或多个实施例中以任何方式组合。图1示出了根据本技术的实施例的用于压电驱动装置2的电源装置1的结构框图。如图1中所示，在一些实施例中，电源装置1包括信号生成电路10和与其相连的功率放大电路20。信号生成电路10被配置为在FPGA(FieldProgrammableGateArray，现场可编程门阵列)中基于参考时钟信号生成DDS(DirectDigitalSynthesis，直接数字合成)信号，该DDS信号是低电流值的模拟电流信号。功率放大电路20至少包括作为第一级放大器的反向电压跟随器和作为第二级放大器的反向放大器，其被配置为对该DDS信号进行多级放大，以产生可用于压电驱动装置2的高电压的电源信号。图2示出了根据本技术的实施例的电源装置1的信号生成电路10的示意图。如图2中所示，信号生成电路10可以包括N位相位累加器12、N位相位寄存器13、波形存储器14和D/A(模拟到数字)转换器15，其中N是正整数。信号生成电路10可以基于例如来自参考时钟源11的参考时钟信号产生DDS信号。具体地，N位相位累加器12在该参考时钟信号的驱动下，将该参考时钟信号和N位相位寄存器本文档来自技高网...
【技术保护点】
1.一种用于压电驱动装置的电源装置，其特征在于，所述电源装置包括：/n信号生成电路，其被配置为在FPGA中基于参考时钟信号生成DDS信号，该DDS信号是低电流值的模拟电流信号；以及/n功率放大电路，包括作为第一级放大器的反向电压跟随器和作为第二级放大器的反向放大器，所述功率放大电路被配置为对所述DDS信号进行多级放大，以产生可用于所述压电驱动装置的高电压的电源信号。/n
【技术特征摘要】
1.一种用于压电驱动装置的电源装置，其特征在于，所述电源装置包括：
信号生成电路，其被配置为在FPGA中基于参考时钟信号生成DDS信号，该DDS信号是低电流值的模拟电流信号；以及
功率放大电路，包括作为第一级放大器的反向电压跟随器和作为第二级放大器的反向放大器，所述功率放大电路被配置为对所述DDS信号进行多级放大，以产生可用于所述压电驱动装置的高电压的电源信号。
2.如权利要求1所述的电源装置，其特征在于，所述信号生成电路包括N位相位累加器、N位相位寄存器、波形存储器和D/A转换器，N是正整数，其中，
所述N位相位累加器在所述参考时钟信号的驱动下，将所述参考时钟信号和所述N位相位寄存器的输出值进行累加，并将累加后的结果输入给所述N位相位寄存器，
以所述N位相位累加器的累加后的结果作为地址，查找所述波形存储器中的相位-幅值对应关系表，以找到与所述累加后的结果对应的幅值，以及
所述D/A转换器在所述参考时钟信号的驱动下，将所述幅值对应的数字信号进行数字到模拟转换，以产生所述DDS信号。
3.如权利要求2所述的电源装置，其特征在于，N＝20，所述参考时钟信号的频率为50MHz，并且所述DDS信号的电流值是±1.2mA。
4.如权利要求3所述的电源装置，其特征在于，所述D/A转换器采用FPGA驱动PCM1702芯片，该PCM1702芯片是20位高分辨率的信号输出芯片。
5...
【专利技术属性】
技术研发人员：黄孝山，付栖勇，刘如德，
申请(专利权)人：上海隐冠半导体技术有限公司，
类型：新型
国别省市：上海;31
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