一种FPGA多区域动态参数时序驱动设计方法技术

本发明专利技术实施例提供了一种现场可编程门阵列芯片时序设计方法，该方法包括：将现场可编程门阵列芯片的电路图，划为若干局部区域；测量各局部区域的时序性能，提取时序参数；至少根据各局部区域的范围及其时序参数，建立现场可编程门阵列芯片时序模型；基于芯片时序模型，利用时序引擎进行现场可编程门阵列芯片的布局、布线。该方法建立的现场可编程门阵列芯片时序模型更加精准，进而减少芯片的设计时序与实际运行的时序的误差。

【技术实现步骤摘要】
一种FPGA多区域动态参数时序驱动设计方法
本专利技术涉及现场可编程逻辑门阵列(FieldProgrammableGateArray,FPGA)芯片的设计
，尤其涉及一种FPGA多区域动态参数时序驱动设计方法。
技术介绍
FPGA，现场可编程逻辑门阵列(FieldProgrammableGateArray)是由许多的逻辑单元构成的逻辑器件，在制造后，可以根据所需的应用程序或功能要求对FPGA重新编程。在当前FPGA芯片设计中，FPGA芯片由时钟树供电，而时钟树是一个树状网络，存在着电压降的问题，所以在芯片的不同区域电压有着微小的差异，这就导致芯片的时序模型与实际运行状态并不精确匹配。因此,需要一种新的FPGA芯片时序驱动设计方法。
技术实现思路
本专利技术的实施例提供一种现场可编程逻辑门阵列多区域动态参数时序驱动设计方法，该方法通过将现场可编程门阵列芯片划分区域，根据不同区域的测量时序性能，建立时序模型，使得该时序模型更加符合芯片实际运行时的实际时序状态，进而使基于该时序模型设计的PFGA芯片的时序更加精确。本专利技术为解决上述技术问题采用的技术方案为，一种现场可编程门阵列芯片时序设计方法，所述方法包括：获得现场可编程门阵列芯片电路图；将现场可编程门阵列芯片电路图，划分为若干局部区域；测量各局部区域的时序性能，提取各局部区域的时序参数。至少根据各局部区域的划分范围及其时序参数，建立现场可编程门阵列芯片时序模型。基于所述现场可编程门阵列芯片时序模型，利用时序驱动引擎进行现场可编程门阵列芯片的布局、布线。优选地，所述现场可编程门阵列芯片电路图，包括硬件设计语言描述的现场可编程门阵列芯片设计图或原理图，所述硬件设计语言至少包括Verilog语言、VHDL语言。优选地，所述时序参数包括所述局部区域中路径的延迟时间。优选地，其中，所述测量各所述局部区域中的时序性能，提取时序参数，包括，基于一种现场可编程门阵列芯片的原型，测量各所述局部区域中的时序性能，并提取时序参数。优选地，所述测量各所述局部区域中的时序性能，提取时序参数，包括，基于模拟仿真计算，估计各所述局部区域中的时序性能，并提取时序参数。优选地，基于所述芯片时序模型，利用时序引擎进行现场可编程门阵列芯片的布局、布线，包括，根据现场可编程门阵列各局部区域的时序参数，和用户模块的运行速度需求，确定现场可编程门阵列芯片用户模块的布局区域。优选地，基于所述芯片时序模型，利用时序引擎进行现场可编程门阵列芯片的布局、布线，包括，根据现场可编程门阵列各局部区域的时序参数，和用户模块的功耗需求，确定现场可编程门阵列芯片用户模块的布局区域。优选地，所述现场可编程门阵列芯片时序设计方法基于电子设计自动化工具。优选地，所述电子设计自动化工具包括，Fuxi电子设计自动化工具。本专利技术实施例提供的一种现场可编程逻辑门阵列多区域动态参数时序驱动设计方法，具有以下的优点：1)时序模型优于现有模型，时序计算更加精确，与芯片运行的真实情况更为契合。2)低功耗芯片中，可以根据用户需求，显著提高用户模块的运行速度，并进而提高芯片运行速度。3)低功耗芯片中，可以根据用户需求，降低用户模块的功耗，并进而节约芯片的耗电量。附图说明为了更清楚说明本专利技术实施例的技术方案，下面将对实施例描述中所需使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。图1为本专利技术一个实施例提供的一种现场可编程门阵列芯片时序设计方法的流程图；图2为本专利技术实施例提供的时钟树示意图；图3为本专利技术一个实施例提供的现场可编程门阵列多区域时序示意图；图4为本专利技术一个实施例提供的现场可编程门阵列完整设计流程图；具体实施方式为使本专利技术实施例的目的、技术方案和优点更加清楚，下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。如前所述，现有的现场可编程门阵列芯片设计中，由于供电的时钟树为树状网络，存在电压降的问题，在芯片的不同区域电压有着微小的差异，导致芯片的时序模型与实际运行状态并不精确匹配。为解决上述问题，专利技术人在本专利技术实施例中提出一种现场可编程门阵列芯片时序设计方法，该方法通过将现场可编程门阵列芯片划分区域，根据不同区域的测量时序性能，建立时序模型，使得该时序模型更加符合芯片实际运行时的实际时序状态，进而使基于该时序模型设计的PFGA芯片的时序更加精确。图1示出本专利技术一个实施例提供的一种现场可编程门阵列芯片时序设计方法的流程图,如图1所示,该调优过程至少包括以下步骤：步骤11,获得现场可编程门阵列芯片电路图。该步骤中，现场编程门阵列芯片电路图可以为高级抽象的现场可编程门阵列芯片电路设计图。在一个实施例中，现场可编程门阵列芯片电路图包括，硬件设计语言描述的现场可编程门阵列芯片设计图或原理图，所述硬件设计语言至少包括Verilog语言、VHDL语言。步骤12,将现场可编程门阵列芯片电路图，划为若干局部区域。该步骤中，将现场可编程门阵列芯片电路图划分为局部区域，本质上在为了捕捉时钟树的层次递进而导致的时序差。图2为本专利技术实施例提供的时钟树示意图，如图2所示，时钟树呈现为树状网络结构。图3为本专利技术一个实施例提供的现场可编程门阵列多区域时序示意图，对比图2，图3所示实施例中对区域的划分，使得时钟树的层次递进而导致的时序差在局部区域(相对于于芯片全部区域)内变小。步骤13,测量各局部区域中的时序性能，提取时序参数。在一个实施例中，所述时序参数包括所述局部区域中路径(Path)的延迟时间。根据一种实施方式，所述测量各所述局部区域中的时序性能，提取时序参数，包括，基于一种现场可编程门阵列芯片的原型，测量各所述局部区域中的时序性能，并提取时序参数。根据另一种实施方式，所述测量各所述局部区域中的时序性能，提取时序参数，包括，基于模拟仿真计算，估计各所述局部区域中的时序性能，并提取时序参数。步骤14,至少根据各局部区域的划分范围及其时序参数，建立现场可编程门阵列芯片时序模型。建立时序模型的是FPGA设计中的必要步骤，时序模型主要是用于时序分析，其主要解决的问题是保证数据信号和时钟锁存沿之间的建立时间和保持时间的关系，比如，保证从上个寄存器传到下个寄存器的总时间小于等于工作时钟周期，数据可以安全可靠地传输。现有的时序模型没有考虑上述由于时钟树电压降，而导致芯片的实际运行时序具有区域差异的问题。该步骤中，基于各局部区域的划分范围及其时序参数建立的本文档来自技高网...

【技术保护点】
1.一种现场可编程门阵列芯片时序设计方法，所述方法包括：/n获得现场可编程门阵列芯片电路图；/n将现场可编程门阵列芯片电路图，划分为若干局部区域；/n测量各局部区域的时序性能，提取各局部区域的时序参数；/n至少根据各局部区域的划分范围及其时序参数，建立现场可编程门阵列芯片时序模型；/n基于所述现场可编程门阵列芯片时序模型，利用时序驱动引擎进行现场可编程门阵列芯片的布局、布线。/n

【技术特征摘要】
1.一种现场可编程门阵列芯片时序设计方法，所述方法包括：
获得现场可编程门阵列芯片电路图；
将现场可编程门阵列芯片电路图，划分为若干局部区域；
测量各局部区域的时序性能，提取各局部区域的时序参数；
至少根据各局部区域的划分范围及其时序参数，建立现场可编程门阵列芯片时序模型；
基于所述现场可编程门阵列芯片时序模型，利用时序驱动引擎进行现场可编程门阵列芯片的布局、布线。


2.根据权利要求1所述的方法，其中，所述现场可编程门阵列芯片电路图，包括硬件设计语言描述的现场可编程门阵列芯片设计图或原理图，所述硬件设计语言至少包括Verilog语言、VHDL语言。


3.根据权利要求1所述的方法，其中，所述时序参数包括所述局部区域中路径的延迟时间。


4.根据权利要求1所述的方法，其中，测量各局部区域的时序性能，提取各局部区域的时序参数，包括，基于一种现场可编程门阵列芯片的原型，测量各所述局部区域中的时序性能，并提取时序...

【专利技术属性】
技术研发人员：蒋中华，郭敬霞，王海力，
申请(专利权)人：京微齐力北京科技有限公司，
类型：发明
国别省市：北京;11