一种用于形成半导体器件的方法技术

根据本发明专利技术概念的一个方面，提供一种用于形成半导体器件的方法，该方法包括：提供一种半导体基材，所述半导体基材包括：在垂直通道场效应晶体管(FET)器件区域中的第一层结构，所述第一层结构包括：下半导体层、在下半导体层上的中间半导体层和在中间半导体层上的上半导体层；以及在水平通道FET器件区域中包括至少一个半导体层的第二层结构，其中，第一层结构和第二层结构具有不同的组成，并且垂直通道FET器件区域中的基材表面与水平通道FET器件区域中的基材表面共平面；形成掩模，所述掩模限定了VFET器件区域上的第一半导体结构掩模部分和水平通道FET器件区域上的第二半导体结构掩模部分；以及在使用掩模作为蚀刻掩模的同时通过同时对第一层结构和第二层结构进行蚀刻来使第一层结构和第二层结构图案化，由此：在垂直通道FET器件区域中形成垂直通道FET器件的第一半导体结构，所述第一半导体结构包括下层部分、中间层部分和上层部分；并且在水平通道FET器件区域中形成水平通道FET器件的第二层半导体结构。

【技术实现步骤摘要】
一种用于形成半导体器件的方法
本专利技术概念涉及一种用于形成半导体器件的方法。
技术介绍
为了提供功率效率和面积效率更高的电路设计，正在开发新的晶体管器件。两种类型的非平面场效应晶体管(FET)器件是水平通道FET器件和垂直通道FET器件。水平通道FET器件包括finFET和水平纳米线或纳米片FET(水平NWFET或NSFET))，所述finFET具有横跨鳍形半导体结构通道部分的栅极，所述水平纳米线或纳米片FET具有至少部分包围水平取向的纳米线或纳米片形半导体结构的通道部分。垂直通道FET器件(也称为VFET器件)包括垂直纳米线或纳米片FET(垂直NWFET或NSFET)，所述垂直纳米线或纳米片FET具有至少部分包围垂直取向的纳米线或纳米片半导体结构的通道部分。已经开发了专用于制造水平通道FET器件或垂直通道FET器件的高效工艺流程。然而，由于水平和垂直器件类型的不同设计，在公共基材上合理地制造水平通道FET器件和垂直通道FET器件仍然是一个挑战。尽管水平通道FET器件和垂直通道FET器件的制造可能涉及相应的加工步骤，例如使相应的FET器件的水平或垂直半导体结构图案化、形成栅极、限定源极/漏极等，但器件类型之间的设计差异似乎表明水平和垂直通道FET器件在公共基材上共集成最适合于纯相继的方法，即，其中用于水平和垂直通道FET器件制造的加工步骤以交错方式进行。
技术实现思路
然而，相继的方法意味着首先在水平通道FET器件区域中、然后在垂直通道FET器件区域中重复相似的加工步骤，反之亦然。然而，这增加了工艺的总成本和复杂性，因此阻碍了大规模的合理制造。因此，如专利技术人所认识到的那样，希望找到加工方案，其允许将至少一些器件制造步骤同时应用于水平和垂直通道FET器件区域中。因此，本专利技术构思的一个目的是提供一种允许以改进的加工效率和成本效率在相同基材上共集成垂直和水平通道FET器件的方法。根据本专利技术概念的一个方面，提供一种用于形成半导体器件的方法，该方法包括：提供一种半导体基材，所述半导体基材包括：在垂直通道场效应晶体管(FET)器件区域中的第一层结构，所述第一层结构包括：下半导体层、在下半导体层上的中间半导体层和在中间半导体层上的上半导体层；以及在水平通道FET器件区域中包括至少一个半导体层的第二层结构，其中，第一层结构和第二层结构具有不同的组成，并且垂直通道FET器件区域中的基材表面与水平通道FET器件区域中的基材表面共平面；形成掩模，所述掩模限定了VFET器件区域上的第一半导体结构掩模部分和水平通道FET器件区域上的第二半导体结构掩模部分；以及在使用所述掩模作为蚀刻掩模的同时通过同时对第一层结构和第二层结构进行蚀刻来使第一层结构和第二层结构图案化，由此：在垂直通道FET器件区域中形成垂直通道FET器件的第一半导体结构，所述第一半导体结构包括下层部分、中间层部分和上层部分；并且在水平通道FET器件区域中形成水平通道FET器件的第二层半导体结构。如专利技术人意识到，在水平和垂直通道FET器件区域中平行或同时进行加工的潜在障碍源于两种类型FET的半导体结构的不同几何形状和组成：例如，垂直通道FET器件的半导体结构有利地是由多层组成(即，下层、中间层和上层)形成，例如，允许改进对栅极长度限定上的控制以及允许使通道选择性变薄。通常，中间层可以由不同于下层材料和上层材料的半导体材料形成。同时，取决于特定的应用，水平通道FET器件的半导体结构可以具有单层组成(例如，对于FinFET)、牺牲层和通道层的双层组成(对于水平NWFET或NSFET)、或者甚至是牺牲层和通道层交替的多层组成(对于多层通道或垂直堆叠的水平NWFET或NSFET)。根据本专利技术的方法，提供一种半导体基材，其在垂直通道FET器件区域(下文中称为“VFET区域”)和水平通道FET器件区域(下文中称为“HFET区域”)中分别包括不同组成的第一和第二层结构。因此，第一和第二层结构可以分别针对垂直和水平FET器件进行单独定制。同时，由于VFET和HFET区域的相应表面是共平面的，相应表面可以一起限定公共平面基材表面。尽管第一和第二层结构的组成不同，但这继而允许使用公共蚀刻掩模使第一和第二层结构同时图案化。在形成第一和第二半导体结构后，该方法可以进行其它加工步骤，以在其相应区域中完成垂直和水平FET器件的形成。据此，水平通道FET器件是指包括半导体结构的器件，所述半导体结构包括：第一和第二源极/漏极部分和位于第一和第二源极/漏极部分中间且在此之间水平延伸的通道部分，并且还包括沿着通道部分水平延伸的栅极结构。在水平通道FET器件中，第一和第二源极/漏极部分和通道部分与公共水平面相交。通道部分适于(在器件的使用中)在源极/漏极之间传导水平取向的电荷载流。据此，垂直通道FET器件是指包括半导体结构的器件，所述半导体结构包括：上源极/漏极部分和下源极/漏极部分以及位于上下源极/漏极部分中间且在此之间垂直延伸的通道部分，并且还包括沿着通道部分垂直延伸的栅极结构。栅极结构可以至少部分包围通道部分。具体来说，栅极结构可以环绕通道部分，换言之，形成全环栅(gate-all-around，GAA)结构。下源极/漏极部分和上源极/漏极部分以及通道部分与公共垂直面相交。通道部分适于(在器件的使用中)在源极/漏极之间传导垂直取向的电荷载流。本文中所用的术语“垂直”表示与基材法线(即，主延伸平面或其主/上表面)平行的方向或取向(例如，表面、尺寸或其它特征)。同时，术语“水平”是指平行于基材(即，主延伸平面或其主表面)或等效地横向于垂直方向的方向或取向。同时，术语例如“上方”、“上”、“顶部”以及“下方”、“下”、“底部”是指沿着垂直方向观察的相对位置，因此并不意味着基材或器件的绝对取向。第一和第二层结构的组成的不同之处至少为由不同数量的层组成；或者第一层结构包括至少一层与第二层结构不同的材料层。在第一和第二层结构由相同数量的层组成的情况下，层结构的组成的不同之处可以在于第一层结构的一对相邻层之间的界面的垂直高度落入第二层结构的一层内。同时蚀刻可以包括使第一和第二层结构的暴露表面部分回蚀成相应的垂直水平，使第一和第二半导体结构在所述公共垂直水平上方具有相应的高度。这可以进一步简化器件形成的后续加工步骤，因为VFET和HFET区域的上表面(由第一和第二半导体结构的上表面限定)都将位于相应的高度，并且VFET和HFET区域的底部(回蚀)表面(与第一和第二半导体结构相邻)将位于相应水平。此处，第一和第二层结构的暴露表面部分是指通过蚀刻掩模所暴露的水平取向的表面部分。暴露表面部分的回蚀可以以均匀/相同速率在VFET和HFET区域中进行。因此，VFET和HFET中的暴露表面部分可以回蚀相应垂直距离。第一层结构的层可以是外延生长的半导体层，并且第二层结构可以包括至少两层外延生长的半导体层，其中，该方法还可以包括使垂直通道FET器件区域或水平通道本文档来自技高网...

【技术保护点】
1.一种用于形成半导体器件的方法，所述方法包括：/n提供一种半导体基材(100)，所述半导体基材(100)包括：/n垂直通道场效应晶体管FET器件区域(10)中的第一层结构，所述第一层结构包括：下半导体层(111)、在下半导体层上的中间半导体层(113)和在中间半导体层上的上半导体层(115)；以及/n水平通道FET器件区域(20)中包括至少一个半导体层(121)的第二层结构，/n其中，第一层结构和第二层结构具有不同的组成，并且垂直通道FET器件区域中的基材表面与水平通道FET器件区域中的基材表面共平面；/n形成掩模(131)，所述掩模(131)限定了VFET器件区域上的第一半导体结构掩模(131a)部分和水平通道FET器件区域上的第二半导体结构掩模部分(131b)；以及/n在使用所述掩模作为蚀刻掩模的同时通过同时对第一层结构和第二层结构进行蚀刻来使第一层结构和第二层结构图案化，由此：/n在垂直通道FET器件区域中形成垂直通道FET器件(12)的第一半导体结构(110)，所述第一半导体结构包括下层部分(112)、中间层部分(114)和上层部分(116)；并且/n在水平通道FET器件区域中形成水平通道FET器件(22)的第二半导体结构(120)。/n...

【技术特征摘要】
20190401 EP 19166623.91.一种用于形成半导体器件的方法，所述方法包括：
提供一种半导体基材(100)，所述半导体基材(100)包括：
垂直通道场效应晶体管FET器件区域(10)中的第一层结构，所述第一层结构包括：下半导体层(111)、在下半导体层上的中间半导体层(113)和在中间半导体层上的上半导体层(115)；以及
水平通道FET器件区域(20)中包括至少一个半导体层(121)的第二层结构，
其中，第一层结构和第二层结构具有不同的组成，并且垂直通道FET器件区域中的基材表面与水平通道FET器件区域中的基材表面共平面；
形成掩模(131)，所述掩模(131)限定了VFET器件区域上的第一半导体结构掩模(131a)部分和水平通道FET器件区域上的第二半导体结构掩模部分(131b)；以及
在使用所述掩模作为蚀刻掩模的同时通过同时对第一层结构和第二层结构进行蚀刻来使第一层结构和第二层结构图案化，由此：
在垂直通道FET器件区域中形成垂直通道FET器件(12)的第一半导体结构(110)，所述第一半导体结构包括下层部分(112)、中间层部分(114)和上层部分(116)；并且
在水平通道FET器件区域中形成水平通道FET器件(22)的第二半导体结构(120)。


2.如权利要求1所述的方法，其中，第一和第二层结构的组成的不同之处至少为由不同数量的层组成；或者第一层结构包括至少一层与第二层结构不同的材料层；或者在第一和第二层结构由相同数量的层组成的情况下，第一层结构的一对相邻层之间的界面的垂直高度落入第二层结构的一层内。


3.如前述权利要求中任一项所述的方法，其中，同时蚀刻包括使第一和第二层结构的暴露表面部分回蚀成相应的垂直水平，使第一和第二半导体结构在所述公共垂直水平上方具有相应的高度。


4.如前述权利要求中任一项所述的方法，其中，第一层结构的层是外延生长的半导体层，并且第二层结构包括至少两层外延生长的半导体层，并且，所述方法还包括使垂直通道FET器件区域或水平通道FET器件区域的至少一个中的基材凹陷，以使得第一半导体结构的外延生长层的上表面和第二层结构的外延生长层的上表面形成共平面的上表面。


5.如权利要求1-3中任一项所述的方法，其中，在垂直通道FET器件区域中形成第一层结构包括：
使垂直通道FET器件区域中的基材凹陷；以及
随后使包括下半导体层、中间半导体层和上半导体层的第一层结构外延生长，使得第一层结构的上表面变成与水平通道FET器件区域中的基材表面共平面。


6.如权利要求4或5所述的方法，所述方法还包括：在生长第一层结构之前，在基材的所述凹陷期间，在基材的侧壁上形成绝缘层(140)。


7.如前述权利要...

【专利技术属性】
技术研发人员：A·维洛索，T·胡因保，J·里克特，R·阿贝坦斯，
申请(专利权)人：IMEC非营利协会，
类型：发明
国别省市：比利时;BE