一种可重构信号处理运算单元及基于其的重组单元制造技术

本发明专利技术公开了一种可重构信号处理运算单元，包括：控制模块，接收重构信息，根据重构信息选择数据通路，配置可重构运算电路模块的工作模式；可重构运算电路模块，根据输入数据根据进行数据的运算，得到运算结果；输出模块，用于将可重构运算电路模块的运算结果输出。本发明专利技术通过重构方式支持对FFT、FIR、相关、矩阵乘法、矩阵求逆等多种复杂信号处理算法的硬件加速，在提升性能的同时具有灵活性。

【技术实现步骤摘要】
一种可重构信号处理运算单元及基于其的重组单元
本专利技术涉及数字信号处理
，具体涉及一种可重构信号处理运算单元及基于其的重组单元。
技术介绍
数字信号处理技术广泛应用于多媒体、医疗、通信、航天、军事等领域。随着科技的发展，设备的高集成度和小型化的趋势愈专利技术显，高密集计算的应用领域对于信号处理的实时性要求也越来越高，因此如何快速灵活的实现各种信号处理算法成为热点研究问题。常用的一种实现方案是基于处理器，包括通用处理器(GeneralPurposeProcessor，GPP)、数字信号处理器(DigitalSignalProcessor，DSP)等。传统的GPP采用冯·诺依曼结构，程序与数据共用一个存储器空间，各种算法通过不同的指令组合来完成，具有很高的灵活性，但由于执行一条指令需要经过取指、译码、寄存器访问、执行、数据写回等多个步骤，因此算法处理速度较慢。DSP采用的是改善的哈佛结构，数据存储区与程序存储器是分开的，允许同时访问。虽然DSP对内部结构和指令进行了特殊设计，信号处理算法编译效率及指令执行速度较GPP有很大提升，但与现代信号处理系统所要求的高实时性能仍然有差距。专用集成电路(ASIC)是另一种常用的实现数字信号处理方法，ASIC以数据流来驱动，节省指令翻译和执行过程，运算速度快，效率高。但是ASIC采用固化的结构，对固定信号处理算法进行加速，缺乏灵活性，而且不用的算法功能处于关断状态，导致运算资源的浪费，无法发挥最大效能。
技术实现思路
为了解决上述问题，本专利技术提出了一种可重构信号处理运算单元，包括：控制模块，接收重构信息，根据重构信息选择数据通路，配置可重构运算电路模块的工作模式；可重构运算电路模块，根据输入数据根据进行数据的运算，得到运算结果；输出模块，用于将可重构运算电路模块的运算结果输出。进一步地，所述可重构运算电路模块包括五组复数输入端、两个复乘器、两个复数加减器、除法器、共轭部件、平方根部件、寄存器组、五个多路选择器和五个输出端。进一步地，所述五组复数输入端分别为复数输入端A1、A2、B1、B2、C1、C2、D1、D2、E1和E2，所述五个输出端分别为第一复乘器、第二复乘器、除法器、第一复数加减法器和第二复数加减法器的输出；所述第一多路选择开关的1路输入连接复数输入端A1，复数输入端A2经过共轭部件后连接第一多路选择开关的2路输入端；第一多路选择开关的两路输出连接第一复乘器的两路输入端；所述复数输入端B1、B2连接第二多路选择开关的1、2路输入端；所述复数输入端C1连接除法器的1路输入端，复数输入端C2通过平方根部件连接除法器的2路输入端，所述除法器的输出端连接第三多路选择开关的1路输入，第三多路选择开关的输出端连接寄存器组的输入端，寄存器组的1路输出端连接第二多路选择开关的3路输入端，寄存器组的2路输出端连接第二多路选择开关的4路输入端，第二多路选择开关的1路输出端连接第一复数加减法器的1路输入端和第一多路选择开关的3路输入端，第二多路选择开关的2路输出端连接第一复数加减法器的2路输入端；所述复数输入端D1、D2连接第四多路选择开关的3、4路输入端，第四多路选择开关的1路输入端连接第二复乘器的输出端，第四多路选择开关的2路输入端连接第一复乘器的输出端，第四多路选择开关的5路输入端连接第二复数加减法器的输出端、第三多路选择开关的2路输入端、第二多路选择开关的5路输入端和第五多路选择开关的2路输入端，第四多路选择开关的两路输出端连接第二复数加减法器的两路输入端；所述复数输入端E1、E2连接第五多路选择开关的3、4路输入端，第五多路选择开关的1路输入端连接第一复数加减法器的输出端，第五多路选择开关的两路输出端连接第二复乘器的两路输入端，第二复乘器的输出端连接第四多路选择开关的1路输入端。4、根据权利要求3所述的可重构信号处理运算单元，其特征在于，所述重构信息包括重构信息表，所述重构信息包括共轭部件使能位、平方根部件使能位、第一复数加减法器模式选择位、第二复数加减法器的模式选择位、第五多路选择开关配置位、第四多路选择开关配置位、第三多路选择开关配置位、第二多路选择开关配置位、第一多路选择开关配置位；加减模式选择位设置为‘1’时表示减法，设置为‘0’时表示加法；设置为‘1’时表示使能，设置为‘0’时表示旁路；多路选择器配置位设置为‘1’时表示选中，设置为‘0’时表示未选中。进一步地，所述重构信息设置为“00000110011001111111000”时，控制模块配置可重构运算电路模块实现Radix-4功能；所述Radix-4功能的具体实现过程为：所述复数输入端D1、D2分两个时钟周期将源数据a1、b1、c1和d1输入电路模块，第二复数加减法器计算a1±c1、b1±d1，并将结果通过第三多路选择开关的2路输入端存入寄存器组；第一复数加减法器对寄存器组中的两两中间结果进行加/减，并将加/减结果通过第五多路选择开关送至第二复乘器，第二复乘器该加/减结果与旋转因子W1的复乘，并通过第二复乘器的输出端送出Radix-4蝶形运算的结果；所述旋转因子W1通过复数输入端E1输入。进一步地，所述重构信息设置为“00000110011001111111000”时，控制模块配置可重构运算电路模块实现Radix-2功能；所述Radix-2功能的具体实现过程为：第四多路选择开关的3、4路输入端开启，所述复数输入端D1、D2通过第四多路选择开关的3、4路输入端将源数据a2、b2输入电路模块，所述第五多路选择开关的3路输入端开启，第二复数加减法器计算a2±b2计算并将加/减结果送至第二复乘器，第二复乘器完成该加/减结果与旋转因子W2的复乘，并通过第二复乘器的输出端送出Radix-2蝶形运算的结果；所述旋转因子W2通过复数输入端E1输入。进一步地，所述重构信息设置为“00000000100101011000011”时，控制模块配置可重构运算电路模块实现乘累加功能；所述乘累加功能的具体实现过程为：所述重构后的电路模块使用了第一复数加减法器、第二复数加减法器、复乘器和共轭部件，第一多路选择开关选通地1、2通路，第二多路选择开关选通4、5通路，第三多路选择开关选通2通路，第五选择器选通2、5通路；其中共轭部件用于对一路输入数据实时求共轭；源数据通过所述复数输入端A1、A2输入至运算单元，复乘器1计算输入两路数据的复数乘法操作，复数乘法结果送至复数加减法器2的输入端，同时复数加减法器2的输出反馈至输入，构成累加器结构，因为复数加减法器有1拍延迟，复数加减法器2输出的结果为2个部分累加结果，复数加减法器1将2个部分累加结果进行相加，得到最终乘累加结果由第一复数加减法器的输出端输出。进一步地，控制模块配置可重构运算电路模块实现Cholesky分解法求逆功能；所述Cholesky分解法求逆功能的具体实现过程为，配置重构信息为“11100000001100101000101”，运本文档来自技高网...

【技术保护点】
1.一种可重构信号处理运算单元，其特征在于，包括：/n控制模块，接收重构信息，根据重构信息选择数据通路，配置可重构运算电路模块的工作模式；/n可重构运算电路模块，根据输入数据根据进行数据的运算，得到运算结果；/n输出模块，用于将可重构运算电路模块的运算结果输出。/n

【技术特征摘要】
1.一种可重构信号处理运算单元，其特征在于，包括：
控制模块，接收重构信息，根据重构信息选择数据通路，配置可重构运算电路模块的工作模式；
可重构运算电路模块，根据输入数据根据进行数据的运算，得到运算结果；
输出模块，用于将可重构运算电路模块的运算结果输出。


2.根据权利要求1所述的可重构信号处理运算单元，其特征在于，
所述可重构运算电路模块包括五组复数输入端、两个复乘器、两个复数加减器、除法器、共轭部件、平方根部件、寄存器组、五个多路选择器和五个输出端。


3.根据权利要求2所述的可重构信号处理运算单元，其特征在于，
所述五组复数输入端分别为复数输入端A1、A2、B1、B2、C1、C2、D1、D2、E1和E2，所述五个输出端分别为第一复乘器、第二复乘器、除法器、第一复数加减法器和第二复数加减法器的输出；所述第一多路选择开关的1路输入连接复数输入端A1，复数输入端A2经过共轭部件后连接第一多路选择开关的2路输入端；第一多路选择开关的两路输出连接第一复乘器的两路输入端；
所述复数输入端B1、B2连接第二多路选择开关的1、2路输入端；
所述复数输入端C1连接除法器的1路输入端，复数输入端C2通过平方根部件连接除法器的2路输入端，所述除法器的输出端连接第三多路选择开关的1路输入，第三多路选择开关的输出端连接寄存器组的输入端，寄存器组的1路输出端连接第二多路选择开关的3路输入端，寄存器组的2路输出端连接第二多路选择开关的4路输入端，第二多路选择开关的1路输出端连接第一复数加减法器的1路输入端和第一多路选择开关的3路输入端，第二多路选择开关的2路输出端连接第一复数加减法器的2路输入端；
所述复数输入端D1、D2连接第四多路选择开关的3、4路输入端，第四多路选择开关的1路输入端连接第二复乘器的输出端，第四多路选择开关的2路输入端连接第一复乘器的输出端，第四多路选择开关的5路输入端连接第二复数加减法器的输出端、第三多路选择开关的2路输入端、第二多路选择开关的5路输入端和第五多路选择开关的2路输入端，第四多路选择开关的两路输出端连接第二复数加减法器的两路输入端；
所述复数输入端E1、E2连接第五多路选择开关的3、4路输入端，第五多路选择开关的1路输入端连接第一复数加减法器的输出端，第五多路选择开关的两路输出端连接第二复乘器的两路输入端，第二复乘器的输出端连接第四多路选择开关的1路输入端。


4.根据权利要求3所述的可重构信号处理运算单元，其特征在于，
所述重构信息包括重构信息表，所述重构信息包括共轭部件使能位、平方根部件使能位、第一复数加减法器模式选择位、第二复数加减法器的模式选择位、第五多路选择开关配置位、第四多路选择开关配置位、第三多路选择开关配置位、第二多路选择开关配置位、第一多路选择开关配置位；
加减模式选择位设置为‘1’时表示减法，设置为‘0’时表示加法；设置为‘1’时表示使能，设置为‘0’时表示旁路；多路选择器配置位设置为‘1’时表示选中，设置为‘0’时表示未选中。


5.根据权利要求4所述的可重构信号处理运算单元，其特征在于，
所述重构信息设置为“00000110011001111111000”时，控制模块配置可重构运算电路模块实现Radix-4功能；
所述Radix-4功能的具体实现过程为：所述复数输入端D1、D2分两个时钟周期将源数据a1、b1、c1和d1输入电路模块，第二复数加减法器计算a1±c1、b1±d1，并将结果通过第三多路选择开关的2路输入端存入寄存器组；第一复数加减法器对寄存器组中的两两中间结果进行加/减，并将加/减结果通过第五多路选择开关送至第二复乘器，第二复乘器该加/减结果与旋转因子W1的复乘，并通过第二复乘器的输出端送出Radix-4蝶形运算的结果；所述旋转因子W1通过复数输入端E1输入。


6.根据权利要求4所述的可重构信号处理运算单元的实现方法，其特征在于，
所述重构信息设置为“00000110011001111111000”时，控制模块配置可重构运算电路模块实现Radix-2功能；
所述Radix-2功能的具体实现过程为：第四多路选择开关的3、4路输入端开启，所述复数输入端D1、D2通过第四多路选择开关的3、4路输入端将源数据a2、b2输入电路模块，所述第五多路选择开关的3路输入端开启，第二复数加减法器计算a2±b2计算并将加/减结果送至第二复乘器，第二复乘器完成该加/减结果与旋转因子W2...

【专利技术属性】
技术研发人员：陈铠，李世平，何国强，周海斌，
申请(专利权)人：中国电子科技集团公司第十四研究所，
类型：发明
国别省市：江苏;32