芯片与芯片测试系统技术方案

本发明专利技术公开了芯片与芯片测试系统；芯片包括连接端、寄存器和功能结构；寄存器用于存储指令集，指令集包括至少一组测试指令集及其测试序号，每组测试指令集匹配其测试序号；连接端用于接受外部的测试信号，测试信号具有测试序号；寄存器还用于根据测试信号输出至少一组测试指令集；功能结构用于根据至少一组测试指令集进行测试，得到测试结果并输出。本发明专利技术尽可能地简化了芯片相关于测试的结构，巧妙利用了许多芯片都有的连接端和寄存器，对寄存器进行了数据写入，把测试项预设在寄存器中，在测试时只要得到测试序号，就可以实现预分组的测试指令集自动测试项目，简化了测试信号，加快了其解析，降低了测试风险，特别适合批量芯片测试。

【技术实现步骤摘要】
芯片与芯片测试系统
本专利技术涉及芯片领域，尤其涉及的是，一种芯片与芯片测试系统。
技术介绍
随着技术的发展，芯片的应用已经无处不在，为智能生活和工作提供众多支持，但是芯片测试是一个比较大的问题，它直接贯穿整个芯片设计与量产的过程中，无论是流片后的晶圆测试(WaferTest)还是封装后的最终测试(FinalTest，亦称为封装测试)或是最后的系统级测试，都需要一次、两次或者多次的测试，特别是晶圆测试，它的测试对象是晶圆上的大量芯片，这些芯片是裸片(Die)，它们可以是相同的，也可以是不同的，裸片没有封装好后的引脚(Pin)也就是最终用户所看到的管脚，只有最后被封装在芯片内部的硅片管脚(Pad)，在封装阶段才会在Pad到Pin之间通过导线连接，例如通过金线连接，封装后得到完整的芯片(Chip)。因此，晶圆测试是后面测试步骤的重要基础，但无论是封装测试还是系统级测试，都对芯片品控具有重要意义。申请人提出的、申请时间为2015年、公开号为CN105207657A的中国专利公开了一种利用负电压进入芯片测试模式的电路，所述开关管M0的源极连接电源VDD，开关管M0的漏极连接芯片管脚P1和开关管M1的漏极，开关管M0的栅极连接电阻RO、开关管M1的栅极、开关管M2的栅极和开关管M3的栅极，电阻RO的另一端接地，开关管M3的源极连接电源VDD，开关管M1的源极连接开关管M2的源极和非门I9的输入端B，非门I9的输入端A连接触发器DFF5的ON脚，触发器DFF5的CP脚连接芯片管脚PFI。该专利技术提出了一种复用I/O管脚并需要配合施加负电压才能进入测试模式的电路，在工艺不具备非易失性存储的条件下，仍然能在芯片封装后具有多个状态模式，并且不会影响到客户正常应用。申请人提出的、申请时间为2015年、公开号为CN105097003A的中国专利公开了一种用于安全芯片的内建密钥只读存储器保护电路，包括密钥生成电路、解密电路、数据存取电路和只读存储器；所述解密电路分别连接秘钥生成电路、数据存取电路和只读存储器。秘钥生成电路产生二进制数字序列形式的密钥送给解密电路，只读存储器用于存储经加密处理后的密文，只读存储器中的密文由解密电路根据密钥解密后，送给数据存取电路使用。所述秘钥生成电路包括密钥位恢复模块和线性反馈移位寄存器。该专利技术提出了一种由缓冲器延时链和触发器构成的密钥位恢复电路结构，结合反馈移位寄存器扰乱处理，增强了密钥的隐蔽性，从而提高了芯片内只读存储器的数据安全性。申请时间为2018年、公开号为CN109164374A的中国专利公开了一种芯片和芯片测试系统。芯片具有解码模块和测试模式控制模块，在对输入信号进行解码后判断该输入信号为预激活信号则响应后续测试信号，否则不响应后续测试信号。该公开提供的芯片和芯片测试方法通过设置预激活信号可以在尽量节省I/O接口的条件下使测试设备一次性连接更多芯片，并能够实现对每个芯片的单独测试。申请时间为2019年、公开号为CN110554298A的中国专利公开了一种芯片和芯片测试方法，涉及芯片测试
芯片包括寄存器接口、寄存器和测试激励产生模块，寄存器通过寄存器接口与测试机台通信连接，寄存器还与测试激励产生模块通信连接；寄存器用于通过寄存器接口接收测试机台发送的操作指令，并根据操作指令向测试激励产生模块发送触发指令；测试激励产生模块用于根据触发指令产生测试信号，以使得芯片进行相应的测试；还用于得到芯片进行相应的测试产生的控制指令，将控制指令发送至寄存器；寄存器用于根据控制指令得到测试结果，并通过寄存器接口将测试结果发送至测试机台。能够简化测试机台的测试环境，提高筛片效率，且对芯片的测试引脚起到保护作用，提高芯片的良率。但是现有的测试存在测试风险控制的问题，而且随着测试要求的增加，测试信号也越来越复杂。
技术实现思路
本专利技术提供一种芯片与芯片测试系统，所要解决的技术问题包括：如何简化测试信号，把测试项预设在寄存器中，降低测试风险等。本专利技术的技术方案如下：一种芯片，其包括连接端、寄存器和功能结构；所述寄存器用于存储指令集，所述指令集包括至少一组测试指令集及其测试序号，每组所述测试指令集具有多项测试指令，每组所述测试指令集匹配其所述测试序号；所述连接端用于接受外部的测试信号，所述测试信号具有所述测试序号；所述寄存器还用于根据所述测试信号输出至少一组所述测试指令集；所述功能结构用于根据至少一组所述测试指令集进行测试，得到测试结果，并通过所述连接端输出所述测试结果。优选的，所述寄存器为读写寄存器，用于在测试前写入所述指令集，并在完成测试或封装后擦除各所述测试指令集及其测试序号。优选的，所述连接端用于接受外部的测试信号，其中，所述测试信号为有序的至少二所述测试序号。优选的，所述连接端的数量为多个。优选的，所述连接端为硅片管脚或封装引脚。优选的，所述芯片还包括与所述寄存器或所述功能结构连接的RC振荡电路。优选的，所述芯片还包括分别与所述连接端和所述寄存器连接的解码电路。优选的，所述芯片还包括内建密钥只读存储器保护电路。优选的，所述芯片还包括利用负电压进入芯片测试模式的电路。一种芯片测试系统，其包括输出端子，所述输出端子用于输出具有测试序号的测试信号到任一项中所述芯片。采用上述方案，本专利技术尽可能地简化了芯片相关于测试的结构，巧妙利用了许多芯片都有的连接端和寄存器，对寄存器进行了数据写入，把测试项预设在寄存器中，在测试时只要得到测试信号的测试序号，就可以实现预分组的测试指令集自动测试项目，因此极大地简化了测试信号，加快了其解析，由于测试项是预设在寄存器中的，所以所有的测试都可是受控的，从而降低了测试风险，特别适合批量芯片测试，具有很高的市场应用价值。附图说明图1为本专利技术芯片的一个实施例的示意图。具体实施方式为了便于理解本专利技术，下面结合附图和具体实施例，对本专利技术进行更详细的说明。但是，本专利技术可以采用许多不同的形式来实现，并不限于本说明书所描述的实施例。需要说明的是，当元件被称为“固定于”另一个元件，它可以直接在另一个元件上或者也可以存在居中的元件。当一个元件被认为是“连接”另一个元件，它可以是直接连接到另一个元件或者可能同时存在居中元件。除非另有定义，本说明书所使用的所有的技术和科学术语与属于本专利技术的
的技术人员通常理解的含义相同。本说明书中在本专利技术的说明书中所使用的术语只是为了描述具体的实施例的目的，不是用于限制本专利技术。本说明书所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。因为测试厂的收费是按数量和时间来收取的，所以本专利技术的主要目标是简化测试，提升测试效率，保障测试安全，避免因测试损伤芯片，如图1所示，本专利技术的一个实施例是，一种芯片，其包括连接端、寄存器和功能结构；所述寄存器用于存储指令集，所述指令集包括至少一组测试指令集及其测试序号，每组所述测试指令集具有多项测试指令，每组所述本文档来自技高网...

【技术保护点】
1.一种芯片，其特征在于，包括连接端、寄存器和功能结构；/n所述寄存器用于存储指令集，所述指令集包括至少一组测试指令集及其测试序号，每组所述测试指令集具有多项测试指令，每组所述测试指令集匹配其所述测试序号；/n所述连接端用于接受外部的测试信号，所述测试信号具有所述测试序号；/n所述寄存器还用于根据所述测试信号输出至少一组所述测试指令集；/n所述功能结构用于根据至少一组所述测试指令集进行测试，得到测试结果，并通过所述连接端输出所述测试结果。/n

【技术特征摘要】
1.一种芯片，其特征在于，包括连接端、寄存器和功能结构；
所述寄存器用于存储指令集，所述指令集包括至少一组测试指令集及其测试序号，每组所述测试指令集具有多项测试指令，每组所述测试指令集匹配其所述测试序号；
所述连接端用于接受外部的测试信号，所述测试信号具有所述测试序号；
所述寄存器还用于根据所述测试信号输出至少一组所述测试指令集；
所述功能结构用于根据至少一组所述测试指令集进行测试，得到测试结果，并通过所述连接端输出所述测试结果。


2.根据权利要求1所述芯片，其特征在于，所述寄存器为读写寄存器，用于在测试前写入所述指令集，并在完成测试或封装后擦除各所述测试指令集及其测试序号。


3.根据权利要求1所述芯片，其特征在于，所述连接端用于接受外部的测试信号，其中，所述测试信号为有序的至少二所述测试序号...

【专利技术属性】
技术研发人员：杜占坤，吕循洪，
申请(专利权)人：芯佰微电子北京有限公司，
类型：发明
国别省市：北京;11