高速缓存存储器及包含其的存储系统及其操作方法技术方案

高速缓存存储器包括：对应于偶地址的第一高速缓存区域；和对应于奇地址的第二高速缓存区域，其中第一高速缓存区域和第二高速缓存区域中的每一个包括多个高速缓存组，并且每个高速缓存组包括：数据组字段，其适用于储存与偶地址和奇地址之中的地址相对应的数据；以及配对字段，其适用于储存关于位置的信息，该位置储存对应于相邻地址的数据，所述相邻地址与对应于被存储数据的地址相邻。

【技术实现步骤摘要】
高速缓存存储器及包含其的存储系统及其操作方法相关申请的交叉引用本申请要求于2019年3月22日提交的申请号为10-2019-0032906的韩国专利申请的优先权，其全部内容通过引用合并于此。
本公开总体上涉及一种包括高速缓存存储器的存储系统。
技术介绍
近来，正在积极地研究诸如电阻式随机存取存储器(RRAM)、相变随机存取存储器(PCRAM)、磁性随机存取存储器(MRAM)和铁电随机存取存储器(FRAM)的下一代存储器。但是，下一代存储器的操作速度没有达到期望的速度，并且下一代存储器的缺陷率没有达到期望的水平。此外，下一代存储器在耐久性方面存在问题。因此，当多次访问下一代存储器时，下一代存储器的寿命迅速减小。提出了一种高速缓存存储器以支持下一代存储器的操作速度并减少访问次数。此外，下一代存储器应该能够与各种类型的主机一起操作。每个主机可能具有不同的数据块(datachunk)尺寸。为了在主机的数据块尺寸与存储器的数据块尺寸不同时允许主机与存储器之间的通信，提出了高速缓存存储器。
技术实现思路
本专利技术的各种实施例针对用于存储系统的结构和功能性得到改进的高速缓存存储器。高速缓存存储器可以用于具有不同数据块尺寸的主机与存储系统的存储设备之间的通信。高速缓存存储器可以提高采用该高速缓存存储器的存储系统的操作速度。高速缓存存储器可以减少存储系统的存储设备被访问的次数。在一个实施例中，一种高速缓存存储器包括：与偶地址相对应的第一高速缓存区域；与奇地址相对应的第二高速缓存区域，其中，第一高速缓存区域和第二高速缓存区域中的每一个包括多个高速缓存组，并且每个高速缓存组包括：数据组字段，其适用于储存与偶地址和奇地址之中的地址相对应的数据；以及配对字段，其适用于储存关于位置的信息，与被储存数据所对应的地址相邻的相邻地址所对应的数据储存在所述位置。在一个实施例中，一种存储系统包括：第一高速缓存区域，其包括多个第一高速缓存组并且适用于储存与偶地址相对应的第一数据；第二高速缓存区域，其包括多个第二高速缓存组并且适用于储存与奇地址相对应的第二数据；检查电路，其适用于针对每个第一高速缓存组和每个第二高速缓存组来检查输入数据的命中或未命中；检测电路，其适用于检测输入数据是第一数据还是第二数据；以及控制电路，其适用于根据检查结果和检测结果而将输入数据分配给在多个第一高速缓存组和第二高速缓存组之中的一个。在一个实施例中，一种存储系统的操作方法，该存储系统包括高速缓存存储器，该高速缓存存储器在具有不同数据块尺寸的主机与存储器之间且包括第一高速缓存区域和第二高速缓存区域，第一高速缓存区域和第二高速缓存区域中的每一个包括多个缓存组，该操作方法包括：基于输入地址，检查第一高速缓存区域的命中或未命中；当第一高速缓存区域的第三高速缓存组被检查为命中并且输入数据对应于第一高速缓存区域时，将输入数据储存在第三高速缓存组中；并且当第三高速缓存组被检查为命中并且输入数据对应于第二高速缓存区域时，生成第三高速缓存组的位置信息。在一个实施例中，一种存储系统包括：主机，其适用于提供多块的主机数据和主机地址，所述主机地址包括偶地址和奇地址，所述主机数据的每块具有第一尺寸；存储设备，其适用于储存多块的存储器数据，每块的存储器数据具有大于所述第一尺寸的第二尺寸；和控制器，其包括高速缓存存储器，所述高速缓存存储器包括：对应于所述偶地址的第一高速缓存区域和对应于所述奇地址的第二高速缓存区域，所述第一高速缓存区域和所述第二高速缓存区域中的每一个分别包括多个偶高速缓存组和奇高速缓存组，其中，所述第一高速缓存区域的第一高速缓存组包括：第一字段，其适用于储存与所述主机地址之中的第一地址相对应的第一块的主机数据；和第二字段，其适用于储存关于第二高速缓存组的信息，第二块的主机数据储存在所述第二高速缓存组中，所述第二块对应于所述主机地址之中的与所述第一地址相邻的第二地址，其中，所述第一高速缓存组对应于所述偶地址中的一个偶地址，而所述第二高速缓存组对应于所述奇地址中的一个奇地址。结合附图通过以下详细描述，本专利技术的这些以及其他特征和优点对于本专利
的技术人员将变得显而易见。附图说明图1是示出根据实施例的存储系统的框图。图2是示出图1的高速缓存存储器的示图。图3是示出根据实施例的高速缓存组的示图。图4和图5是示出根据实施例的存储系统的操作的流程图。具体实施方式将参考附图更详细地描述本专利技术的各种实施例。尽管将示出和描述本专利技术的一些实施例，但是本领域普通技术人员将理解的是，在不脱离本专利技术的原理和精神的情况下可以对这些实施例进行改变。应该理解的是，附图是所描述的设备的简化示意图，并且为了避免使本专利技术的特征模糊而可以不包括众所周知的细节。还应注意的是，在不脱离本专利技术的范围的情况下，一个实施例中存在的特征可以与另一实施例的一个或更多个特征一起使用。图1是示出根据实施例的存储系统100的框图。参照图1，存储系统100可以包括存储器控制器110和存储器120。存储系统100可以与主机1一起操作。主机1可以向存储器控制器110发送请求REQ，以请求对存储器120的读取和/或写入(读取/写入)操作。当请求读取/写入操作时，主机1可以向存储器控制器110传送地址ADD_HOST。地址ADD_HOST可以指定要执行读取/写入操作的位置。当请求写入操作时，主机1可以将写入数据DATA_HOST传送到存储器控制器110。此外，在请求读取操作之后，主机1可以从存储器控制器110接收读取数据DATA_HOST。在主机1和存储器控制器110之间传送的地址和数据可以分别通过ADD_HOST和DATA_HOST来表示，以便与在存储器控制器110和存储器120之间传送的地址ADD和数据DATA区分开。在一个实施例中，地址ADD_HOST具有20比特位。此外，主机1的数据尺寸(即，数据块尺寸)是64比特位。即，响应于读取和/或写入请求一次处理的数据DATA_HOST的尺寸为64比特位。然而，本实施例不限于此。存储器120可以在存储器控制器110的控制下执行读取和/或写入操作。存储器120可以从存储器控制器110接收命令CMD和地址ADD，并且向存储器控制器110传送数据DATA和从存储器控制器110接收数据DATA。命令CMD可以用于指示将由存储器120执行的操作。地址ADD可以用于指定在存储器120中将要被访问的区域。在写入操作期间，数据DATA从存储器控制器110被传送到存储器120。在读取操作期间，数据DATA可以从存储器120被传送到存储器控制器110。尽管在图1中未示出，存储器控制器110可以执行错误校正码(ECC)操作以检测在数据DATA中发生的错误。对于该操作，存储器控制器110可以处理具有与主机1所请求的数据DATA_HOST不同的块尺寸的数据DATA。即，存储器控制器110和存储器120之间的数据块尺寸可以是主机1和存储本文档来自技高网...

【技术保护点】
1.一种高速缓存存储器，包括：/n第一高速缓存区域，其与偶地址相对应；和/n第二高速缓存区域，其与奇地址相对应，/n其中，所述第一高速缓存区域和所述第二高速缓存区域各自包括多个高速缓存组，并且每个高速缓存组包括：/n数据组字段，其适用于储存与所述偶地址和所述奇地址之中的地址相对应的数据；和/n配对字段，其适用于储存关于位置的信息，与被储存数据所对应的地址相邻的相邻地址所对应的数据储存在所述位置。/n

【技术特征摘要】
20190322 KR 10-2019-00329061.一种高速缓存存储器，包括：
第一高速缓存区域，其与偶地址相对应；和
第二高速缓存区域，其与奇地址相对应，
其中，所述第一高速缓存区域和所述第二高速缓存区域各自包括多个高速缓存组，并且每个高速缓存组包括：
数据组字段，其适用于储存与所述偶地址和所述奇地址之中的地址相对应的数据；和
配对字段，其适用于储存关于位置的信息，与被储存数据所对应的地址相邻的相邻地址所对应的数据储存在所述位置。


2.根据权利要求1所述的高速缓存存储器，其中，基于储存在所述配对字段中的位置信息，将所述被储存数据和所述相邻地址所对应的数据一起逐出。


3.根据权利要求1所述的高速缓存存储器，其中，每个高速缓存组还包括索引，所述索引适用于响应于地址的低阶位之中的除最低有效位LSB之外的其他低阶位而对所述第一高速缓存区域和第二高速缓存区域进行分类。


4.一种存储系统，包括：
第一高速缓存区域，其包括多个第一高速缓存组并且适用于储存对应于偶地址的第一数据；
第二高速缓存区域，其包括多个第二高速缓存组并且适用于储存对应于奇地址的第二数据；
检查电路，其适用于针对每个所述第一高速缓存组和每个所述第二高速缓存组来检查输入数据的命中或未命中；
检测电路，其适用于检测所述输入数据是所述第一数据还是所述第二数据；和
控制电路，其适用于根据检查结果和检测结果而将所述输入数据分配给在第一高速缓存组和第二高速缓存组之中的一个。


5.根据权利要求4所述的存储系统，其中，根据所述检查结果和所述检测结果，所述控制电路生成在第一高速缓存组和第二高速缓存组之中的储存与相邻地址相对应的数据的高速缓存组的位置信息，并且将生成的位置信息和所述输入数据储存在被分配的高速缓存组中，所述相邻地址与对应于所述输入数据的地址相邻。


6.根据权利要求5所述的存储系统，其中，基于所述多个第一高速缓存组和所述多个第二高速缓存组中储存的位置信息，所述控制电路将在所述第一高速缓存组和所述第二高速缓存组中储存的所述第一数据和所述第二数据之中的与所述地址和所述相邻地址相对应的数据逐出。


7.根据权利要求4所述的存储系统，其进一步包括存储器，所述存储器适用于储存块尺寸是所述输入数据的N倍大的数据，其中，N是大于或等于2的整数。


8.根据权利要求4所述的存储系统，其中，所述第一高速缓存组和第二高速缓存组均包括：
数据组字段，其适用于存储与偶地址和奇地址中的地址相对应的数据；和
配对字段，其适用于储存关于位置的信息，与被储存数据所对应的地址相邻的相邻地址所对应的数据储存在所述位置。


9.根据权利要求4所述的存储系统，其中，当输入地址的最低有效位LSB对应于偶数时，所述检测电路将所述输入数据检测为所述第一数据，并且
当所述输入地址的LSB对应于奇数时，所述检测电路将所述输入数据检测为所述第二数据。


10.根据权利要求4所述的存储系统，其中，所述检查电路将输入地址的低阶位之中的除了最低有效位LSB之外的其他低阶位与所述第一高速缓存组的索引和所述第二高速缓存组的索引进行比较，并且将所述输入地址的其余比特位与所述多个第一高速缓存组和所述多个第二高速缓存组之中的具有与其他低阶位相对应的索引的高速缓存组的标签进行比较。


11.一种存储系统的操作方法，所述存储系统包括在具有不同数据块尺寸的主机与存储器之间的高速缓存存储器，所述高速缓存存储器包括第一高速缓存区域和第二高速缓存区域，所述第一高速缓存区域和所述第二高速缓存区域各自包括多个高速缓存组，所述操作方法包括：
基于输入地址来检查所述第一高速缓存区域的命中或未命中；
当所述第一高速缓存区域的第三高速缓存组...

【专利技术属性】
技术研发人员：郑承奎，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国;KR