快闪存储器的非易失性计算方法技术

本发明专利技术公开了快闪存储器的非易失性计算方法，存储器内乘法与累加电路包括存储阵列，例如或非(NOR)快闪阵列，以储存权重W

【技术实现步骤摘要】
快闪存储器的非易失性计算方法
本专利技术是有关于一种可用于执行存储器内计算的电路，例如乘积与累加或其他如乘积和(sum-of-products)的计算。
技术介绍
在神经形态计算系统中，机器学习系统及用于基于线性代数的某些类型的计算电路中，乘法与累加或乘积和函数可以是重要的组成部分。这些函数可表达如下：在此算式中，每个乘积项目是可变输入Xi和权重Wi的乘积。权重Wi可以在此些项目之间变化，例如对应于可变输入Xi的系数。乘积和函数可以实现为使用交叉点阵列架构的电路操作，其中阵列单元的电性特性实现此功能。由于计算中使用的存储器位置之间的数据流复杂性，可能涉及大张量(tensor)的输入变数的和大量权重，因此出现了与这种类型的大量计算相关联的一个问题。一种期望在于提供适于在存储器内实现乘积和操作的结构，以减少所需的数据移动操作的数量。
技术实现思路
描述一种用于存储器内乘法与累加函数的技术。在一个方面，此技术提供了一种使用存储单元阵列的方法，例如或非(NOR)快闪架构存储单元。所描述的一种方法包括依数值Wi，n(i从0至M-1)编程在特定字线WLn上和在多条位线BLi(i从0至M-1)上的阵列的一行中的M个存储单元，或存取已编程的存储单元，例如控制控行译码器以选择字线而用于特定一行的编程单元。数值Wi，n可以为使用字线WLn上及位线BLi上的单元而对应的乘积和或乘法与累加函数中的权重、系数、或项目。数值Wi，n可以基于每个单元的多个位元。在NOR快闪存储器实施例中，数值Wi，n对应于存储单元的阈值。再者，此方法包括依输入数值Xi，n分别偏压位线BLi(i从0至M-1)，以用于字线WLn上的此些单元。输入数值可以是类比偏压电压，其是回应于针对乘积和函数的每个项目的多位元数字输入信号，使用数模转换器而产生。此方法包括将字线电压施加到特定字线WLn，使得此行上的存储单元传导对应于来自此行中各个单元的乘积Wi，n×Xi，n的电流。由此行中的单元所传导的电流表示乘积和函数的对应项目，并且被相加以产生表示项目之和的输出电流。输出电流被感测以提供乘积和函数的存储器内计算的结果。在一些实施例中，阵列中此行存储单元可以被配置为P组每组M个单元，且M大于1。来自P组M个单元的每组的输出电流可以并行地相和。在一些实施例中，可以编程或存取阵列的多行，并根据应用于配置操作的控制电路和命令，依次为每行计算结果。再者，在一些实施例中，可以在单个感测操作中编程或存取阵列的多行，并根据控制电路和用于配置操作的命令为每条位线计算结果。再者，描述存储器内乘法与累加电路。在本文描述的示例中，此电路包括存储器阵列，此存储器阵列包括在例如NOR快闪阵列一组字线上和一组位线上的存储单元，其储存相应的权重Wi，n。行译码器耦接到此组字线，且配置为施加字线电压以选择此组中的字线。多个位线偏压电路是被包括。位线偏压电路具有连接到输入数据路径的相应输入，且具有连接到此组位线中对应的位线的输出。位线偏压电路产生位线偏压电压用于对应的位线，作为相应输入上的输入数值Xi，n的函数。电路包括多个电流感测电路，多个电流感测电路中的每一个被连接以从此组位线中对应的多数子集合位线接收并行的电流，并回应于来自相应的多数子集合位线的此些电流相加而产生输出。在一些实施例中，多数子集合位线可以是整组位线。在其他实施例中，电路可以包括并行使用的多个多数子集合。在其他实施例中，行译码器耦接到此组字线，且被配置为施加字线电压以选择此组中的多个字线，以并行存取多个存储单元。多个位线偏压电路被包括。位线偏压电路具有连接到输入数据路径的相应输入，且具有连接到此组位线中对应的位线的输出。位线偏压电路产生位线偏压电压用于对应的位线，作为相应输入上的输入数值Xi，n的函数。电路包括多个电流感测电路，多个电流感测电路中的每一个直接或通过开关连接，以从选定的一个位线接收电流，并回应于来自所选位线上相应的多个存储单元的电流相加而产生输出。在一些实施例中，位线偏压电路可包括数模(digital-to-analog，DAC)转换器。再者，在本文描述的一个电路中，阵列中的一些或所有存储单元是连接在相应的位线和公共参考线之间，公共参考线可被称为与NOR快闪阵列连接而作为公共来源线。来源线偏压电路可以连接到公共来源线，并连接到位线偏压电路，以补偿公共来源线上的电压变化。为了对本专利技术的上述及其他方面有更佳的了解，下文特举实施例，并配合附图详细说明如下。附图说明图1绘示依照本文所述实施例的存储器内乘积和电路的简易示意图。图2绘示依照本文所述实施例的存储器内乘积和电路的替代实施的简易示意图。图3绘示依照本文所述实施例的乘积和电路的详细示意图。图4绘示依照本文所述实施例的存储单元所储存的权重或系数所对应的阈值电压分布图。图5绘示依照本文所述实施例的可用于位线偏压电路的范例性数模转换器的示意图。图6绘示依照本文所述实施例的适用于感测电流总和的范例性感测放大器的示意图。图7绘示图6的感测放大器的运作的时序图。图8绘示图6的感测放大器的运作的逻辑表格。图9绘示依照本文所述实施例的存储器内乘积和操作的流程图。图10绘示依照本文所述实施例的替代性乘积和电路的详细示意图。【附图标记说明】10、20：阵列11：字线电路12：位线电路13、85、86、215：节点14、90、91、590、591、SA、SA0～SA127：感测放大器15：控制电路21：公共来源线22：源极偏压控制电路23、92、93、592、593：线50、51：存储单元区块55、555：行译码器58、59、60、61：晶体管68、69、70、71：存储单元75、76、77、78：位线钳位晶体管80、81、82、83、580、581、582、583：数模转换器100、101、102、103、104：分布150：暂存器151：多工器152：梯形电阻器153、160：运算放大器154：p通道晶体管155、163：反馈161：n通道晶体管162：电阻器200：电流201：感测节点210、211、212、213：晶体管组220：参考电流产生器221、222、223：致能晶体管225、226、227：电流源晶体管235：控制逻辑240、241、242：反栅230、231、232：闩锁器300～304：流程步骤550、551：区块558、559、560、561、568、569、570、571、I_cell1、I_cell2：存储单元565、566、567、568：位线钳位晶体管585、586：开关B0、B1、B2本文档来自技高网...

【技术保护点】
1.一种用于执行存储器内乘法与累加函数的方法，使用一阵列的存储单元，包括：/n施加一字线电压至一字线WLn，以存取多个位线BLi上的该阵列的一行中的M个存储单元，i从0至M-1，这些M个存储单元储存数值W

【技术特征摘要】
20190320 US 16/359,9191.一种用于执行存储器内乘法与累加函数的方法，使用一阵列的存储单元，包括：
施加一字线电压至一字线WLn，以存取多个位线BLi上的该阵列的一行中的M个存储单元，i从0至M-1，这些M个存储单元储存数值Wi，n，i从0至M-1；
分别以多个输入值Xi，n偏压这些位线BLi，i从0到M-1，使得该字线WLn上的这些存储单元传导对应于来自Wi，n×Xi，n的该行中各个存储单元的乘积的电流；
将来自多个存储单元的这些电流相加以产生一输出电流；以及
感测该输出电流。


2.如权利要求1所述的方法，其中将该多个存储单元的这些电流相加包括将这些位线BLi上的这些电流相加，i从0至M-1。


3.如权利要求1所述的方法，其中将该多个存储单元的这些电流相加包括并行地将字线电压施加到多个字线，使得在这些位线BLi之一上的该电流是包含来自该多个存储单元的多个电流的该输出电流。


4.如权利要求1所述的方法，其中这些存储单元包含多个多电平非易失性存储单元。


5.如权利要求1所述的方法，其中偏压这些位线包含将多个多位元数字输入Xi，n转换为多个类比偏压电压，及将这些偏压电压施加至对应的这些位线BLi。


6.如权利要求1所述的方法，包括：
施加该字线电压至该字线WLn，以存取该阵列一行中的P组存储单元，各该组中有M个存储单元，该P组存储单元在该字线WLn上及这些位线BLi上，i从0至P×M-1，储存多个数值Wi，n，i从0至P×M-1，该P组之一包含这些M个存储单元；
分别以这些输入值Xi，n偏压这些位线BLi，i从0到P×M-1，使得该行上的这些存储单元传导对应于来自Wi，n×Xi，n的该行中对应这些单元的乘积的电流；
将各该P组存储单元所连接的该M个位线上的这些电流相加以产生P个输出电流；及
感测这些P个输出电流。


7.如权利要求1所述的方法，包括以这些权重Wi，n编程该行上的这些存储单元。


8.如权利要求1所述的方法，包括回应于至少部分该阵列的这些存储单元所耦接的一来源线上的电压变化，调整这些位线上的该偏压。


9.一存储器内乘积与累加电路，包括：
一存储阵列，包括多个存储单元，位在一组字线及一组位线上；
一行译码器，耦接至该组字线，被配置以施加多...

【专利技术属性】
技术研发人员：洪俊雄，杨尚辑，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：中国台湾;71