半导体装置及其制造方法制造方法及图纸

本实施方式提供一种能够将配线层恰当地连接于存储单元的半导体层的半导体装置及其制造方法。根据一实施方式，半导体装置具备：第1衬底；及多个电极层，设置在所述第1衬底的上方，且积层在第1方向。所述装置还具备：第1半导体层，在所述多个电极层内沿所述第1方向延伸；及金属层，设置在所述多个电极层中的最上层的上方，且与所述第1方向交叉而延伸。所述装置还具备第2半导体层，设置在所述第1半导体层与所述金属层之间，将所述第1半导体层与所述金属层电连接，且包含杂质浓度比所述第1半导体层高的杂质扩散层。

【技术实现步骤摘要】
半导体装置及其制造方法[相关申请]本申请享有以日本专利申请2019-38765号(申请日：2019年3月4日)作为基础申请的优先权。本申请案通过参考该基础申请而包含基础申请的全部内容。
本专利技术的实施方式涉及一种半导体装置及其制造方法。
技术介绍
在如三维存储器之类结构微细且复杂的半导体装置中，将配线层如何连接于构成存储单元的通道半导体层为重大课题。通常，在制造三维存储器的情况下，在衬底上形成牺牲层之后，将该牺牲层替换为配线层(更新步骤)，形成存储单元。然而，在将该牺牲层更新成例如成为配线层的源极层时，有难以进行将存储单元恰当地连接于源极层的更新步骤的情况。
技术实现思路
实施方式提供一种能够将配线层恰当地连接于存储单元的半导体层的半导体装置及其制造方法。根据一实施方式，半导体装置具备：第1衬底；及多个电极层，设置在所述第1衬底的上方，且积层在第1方向。所述装置还具备：第1半导体层，在所述多个电极层内沿所述第1方向延伸；及金属层，设置在所述多个电极层中的最上层的上方，且与所述第1方向交叉而延伸。所述装置还具备第2半导体层，设置在所述第1半导体层与所述金属层之间，将所述第1半导体层与所述金属层电连接，且包含杂质浓度比所述第1半导体层高的杂质扩散层。附图说明图1(a)及(b)、图2(a)及(b)是表示第1实施方式的半导体装置的制造方法的剖视图。图3是表示第1实施方式的柱状部的结构的剖视图。图4是表示第1实施方式的比较例的半导体装置的制造方法的剖视图。图5(a)及(b)、图6(a)及(b)是表示第2实施方式的半导体装置的制造方法的剖视图。图7～17是表示第3实施方式的半导体装置的制造方法的剖视图。图18(a)及(b)、图19(a)及(b)、图20(a)及(b)、图21(a)及(b)、图22(a)及(b)是表示第4实施方式的半导体装置的制造方法的剖视图。图23(a)、(b)是用以说明第5实施方式的半导体装置的制造方法的剖视图。图24(a)、(b)是用以说明第5实施方式的半导体装置的制造方法的另一剖视图。具体实施方式以下，参考附图说明本专利技术的实施方式。对于图1至图24中相同或相似的构成标注相同的符号，且省略重复的说明。(第1实施方式)图1及图2是表示第1实施方式的半导体装置的制造方法的剖视图。本实施方式的半导体装置是将阵列晶片1与电路晶片2贴合而制造的三维存储器。首先，准备图1(a)所示的阵列晶片1。图1(a)中显示衬底11、及形成在衬底11上的各种层。衬底11例如为硅衬底等半导体衬底。图1(a)中显示与衬底11的表面平行且相互垂直的X方向及Y方向、及与衬底11的表面垂直的Z方向。X方向、Y方向、及Z方向相互正交。本说明书中，将+Z方向作为上方向处理，将-Z方向作为下方向处理。-Z方向可与重力方向一致，也可与重力方向不一致。Z方向为第1方向的例子。阵列晶片1例如以如下方式制造。首先，在衬底11上交替形成多个绝缘层12与多个电极层13。由此，这些电极层13在与衬底11的表面交叉的Z方向相互隔开而积层，成为在X方向或Y方向扩展的形状。绝缘层12例如为硅氧化膜。电极层13例如为W(钨)层，且作为字线、或选择存储器阵列的选择栅极线等的控制电极而发挥功能。其次，在这些绝缘层12及电极层13内，形成分别具有沿Z方向延伸的柱状形状的多个柱状部CL。各柱状部CL是通过以下方式形成，即，形成贯通这些绝缘层12及电极层13的存储器孔，且在存储器孔内依次形成存储器绝缘膜14与通道半导体层15。通道半导体层15为第1半导体层的例子。电极层13、存储器绝缘膜14、及通道半导体层15构成存储单元阵列。即，多个柱状部CL从衬底11的上方观察时排列成阵列状而设置，换句话说，在各电极层13的面内方向上排列成阵列状而设置。图1(a)中还显示在通道半导体层15上等依次形成的接触插塞16、通孔插塞17、配线层21、通孔插塞22、配线层23、通孔插塞24、配线层25、及通孔插塞26。这些插塞与配线层例如分别为金属插塞与金属层，例如由Cu(铜)、以Cu作为主成分的合金、W(钨)、以W作为主成分的合金等而形成。图1(a)中还显示形成在通孔插塞26上的金属垫27、及以覆盖这些插塞及配线层的方式形成的层间绝缘膜28。金属垫27例如由Cu或以Cu作为主成分的合金而形成。图1(a)中，配线层21例如作为位线而发挥功能。此外，图1(a)中，省略了配线层21中邻接的位线的图示。此外，电极层13也可由更新步骤而形成。该情况下，在衬底11上交替形成多个绝缘层12与多个牺牲层，在这些绝缘层12及牺牲层内形成多个柱状部CL。之后，去除牺牲层，将多个电极层13埋入至由此形成的绝缘层12间的多个空腔。以此方式，将牺牲层替换为电极层13。牺牲层的例子为与绝缘层12不同的绝缘层，例如为硅氮化膜。其次，准备图1(b)所示的电路晶片2，将阵列晶片1贴合于电路晶片2。电路晶片2具备控制本实施方式的半导体装置的动作的逻辑电路。电路晶片2为第1晶片的例子，阵列晶片1为第2晶片的例子。在将阵列晶片1贴合于电路晶片2时，将图1(a)所示的阵列晶片1上下颠倒之后，将阵列晶片1贴合于电路晶片2。此处，继续将+Z方向作为上方向处理，将-Z方向作为下方向处理，故将X、Y、及Z方向固定在阵列晶片1及电路晶片2的周围的空间而考虑。因此，相对于图1(a)的柱状部CL位于衬底11的+Z方向，图1(b)的柱状部CL位于衬底11的-Z方向。不仅第1实施方式，下述另一实施方式中也同样地处理X、Y、及Z方向。电路晶片2是将构成逻辑电路的MOS晶体管等多个元件(未图示)形成在包含硅等半导体的衬底31上，且在衬底31上的元件的扩散层上形成接触插塞32。如图1(b)所示，电路晶片2还包含：多个配线层41、43、45；多个通孔插塞42、44、46；及金属垫47。这些多个插塞与多个配线层例如分别为金属插塞与金属层，例如由Cu(铜)、以Cu作为主成分的合金、W(钨)、以W(钨)作为主成分的合金等而形成。图1(b)中还显示形成在通孔插塞46上的金属垫47、及以覆盖这些插塞及配线层的方式形成的层间绝缘膜48。金属垫47例如由Cu或以Cu作为主成分的合金而形成。阵列晶片1与电路晶片2的贴合除对两者施加机械压力外，还要在使层间绝缘膜28与层间绝缘膜48相互接着之后，通过使密接的阵列晶片1及电路晶片2退火将金属垫27与金属垫47相互接合而进行。此外，此处，电极层13、存储器绝缘膜14、及通道半导体层15位于衬底31的上方。衬底31为第1衬底的例子，衬底11为第2衬底的例子。此外，图1(b)中，明示出层间绝缘膜28与层间绝缘膜48的交界面、及金属垫27与金属垫47的交界面，但在所述退火后有无法观察到这些交界面的情况。然而，可通过检测具有这些交界面的位置、例如金属垫27的侧面或金属垫47的侧面的斜度(侧面扩展的一侧为交界侧)、或金属垫27的本文档来自技高网...

【技术保护点】
1.一种半导体装置，具备：/n第1衬底；/n多个电极层，设置在所述第1衬底的上方，且积层在第1方向；/n第1半导体层，在所述多个电极层内沿所述第1方向延伸；/n金属层，设置在所述多个电极层中的最上层的上方，且与所述第1方向交叉而延伸；以及/n第2半导体层，设置在所述第1半导体层与所述金属层之间，将所述第1半导体层与所述金属层电连接，且包含杂质浓度比所述第1半导体层高的杂质扩散层。/n

【技术特征摘要】
20190304 JP 2019-0387651.一种半导体装置，具备：
第1衬底；
多个电极层，设置在所述第1衬底的上方，且积层在第1方向；
第1半导体层，在所述多个电极层内沿所述第1方向延伸；
金属层，设置在所述多个电极层中的最上层的上方，且与所述第1方向交叉而延伸；以及
第2半导体层，设置在所述第1半导体层与所述金属层之间，将所述第1半导体层与所述金属层电连接，且包含杂质浓度比所述第1半导体层高的杂质扩散层。


2.根据权利要求1所述的半导体装置，其中
作为所述第1半导体层，具备以阵列状设置在所述多个电极层的面内方向的多个第1半导体层，将所述第2半导体层电连接于所述多个第1半导体层的各个。


3.根据权利要求1或2所述的半导体装置，其中
所述第1衬底设置在具备逻辑电路的第1芯片内，
所述多个电极层设置在第2芯片内，该第2芯片设置在所述第1芯片上，且具备存储单元阵列。


4.根据权利要求1或2所述的半导体装置，其中
所述金属层以环状包围所述第2半导体层。


5.根据权利要求1或2所述的半导体装置，其中
所述第2半导体层以环状包围所述第1半导体层。


6.根据权利要求1或2所述的半导体装置，其中
所述第1半导体层具有沿所述第1方向延伸的柱状形状，
所述第2半导体层具有在所述第1半导体层上沿所述第1方向延伸的柱状形状。


7.根据权利要求1或2所述的半导体装置，其中
所述第1半导体层包含设置在第1绝缘膜的侧面周围的第1部分、及设置在所述第1绝缘膜及所述第1部分上的第2部分，
所述第2半导体层设置在所述第2部分上。


8.根据权利要求7所述的半导体装置，其还具备
第2绝缘膜，以具有环状形状的方式设置在所述第2部分的侧面周围。


9.根据权利要求7所述的半导体装置，其中
所述第2半导体层包含：
第1区域，设置在多个所述第1半导体层的上方；及
多个第2区域，从所述第1区域朝各个所述第1半导体层的上部突出。


10.一种半导体装置，具备：
第1衬底；
多个电极层，设置在所述第1衬底的上方，在与所述第1衬底的表面交叉的第1方向相互隔开而积层，且与所述第1方向正交而延伸；
第1半导体层，设置在所述多个电极层内，沿所述第1方向延伸；及
第2半导体层，以具有环状形状的方式设置在所述第1半导体层的周围，电连接于所述第1半导体层，且杂质浓度比所述第1半导体层高。


11.根据权利要求10所述的半导体装置，其还具备
电荷储存层，以具有环状形状的方式设置在所述第1及第2半导体层的周围。


12.一种半导体装...

【专利技术属性】
技术研发人员：中木宽，
申请(专利权)人：东芝存储器株式会社，
类型：发明
国别省市：日本;JP