一种基于辅助脉冲的SiC MOSFET驱动电路制造技术

本发明专利技术公开了一种基于辅助脉冲的SiC MOSFET驱动电路，包括主驱动模块、辅助逻辑电路模块、小功率MOS管Q1和限流电阻R1，由主驱动模块将原始驱动信号VPWM转化成具有功率的门极驱动电压V

【技术实现步骤摘要】
一种基于辅助脉冲的SiCMOSFET驱动电路
本专利技术涉及电气元件驱动技术，尤其涉及一种基于辅助脉冲的SiCMOSFET驱动电路。
技术介绍
金属-氧化物半导体场效应晶体管，简称金氧半场效晶体管(Metal-Oxide-SemiconductorField-EffectTransistor,MOSFET)是一种可以广泛使用在模拟电路与数字电路的场效晶体管(field-effecttransistor)。典型的功率MOSFET工作电路如图1，MOSFET开关过程如图2所示。VPWM是驱动信号，高电平用于控制MOS管开通，低电平用于控制MOS管关断。实际加在门极的电压为VG，由于电容结电容的充放电，门极电压并不是理想的方波，呈现出若干个充电时段：其中，t1-t2阶段为门极电容充电到门限电压VTH，此时mos管没有动作。t2-t3阶段，门极到达门限电压VTH后，主电路的电流从上面续流二极管开始转移到MOS管。在传统的驱动电路中，由于驱动电压和电阻都是固定的，因此设定好驱动电路参数后，各个阶级的时间就都确定了。但是，这种驱动波形并不是最优的，尤其对于SiCMOSFET，很难兼顾开关损耗和EMI(ElectromagneticInterference，电磁干扰，简称EMI)问题。因此，现有技术中考虑分段驱动的方法，其基本思路如下。1.缩短t1-t2的时间，减少开通延时。2.增加t2-t3的时间，降低电流增加的速率，以减少电流过冲。3.缩短t3-t4的时间，降低开关损耗。4.减少t5-t6的时间，减少关断延时。5.减少t6-t7的时间，加快电压上升速度，降低关断损耗。6.增加t7-t8的时间，减少电流变化率，减少电压过冲。这些时间段可认为是对门极电容的充放电时间。因此，控制这些时间段的措施，就是改变门极电流。增加门极电流可以减少该阶段的时间，相反减少门极电流就是增加该阶段的时间。改变门极电流的方法有很多，一种是开环，比如使用开关在不同阶段切入不同驱动电阻的方法；也有些采用反馈机制来改变门极电流的方法，如通过检测漏极电流进行反馈控制，或通过检测DS电压进行反馈控制。对于切换电阻的驱动方式，会提高驱动回路的复杂性，引入额外的寄生电感，从而造成额外的谐振。而反馈的方式需要增加极高采样速度的传感器，并且实际效果也受限于采样延时和采样干扰。
技术实现思路
为了克服现有技术的不足，本专利技术的目的在于提供一种基于辅助脉冲的SiCMOSFET驱动电路，其能解决传统改进门极电流的上述缺陷。本专利技术的目的采用以下技术方案实现：一种基于辅助脉冲的SiCMOSFET驱动电路，所述驱动电路包括主驱动模块、辅助逻辑电路模块、小功率MOS管Q1和限流电阻R1，所述主驱动模块的主驱动电路包括正电压VCC、负电源VEE和原始驱动信号VPWM，由主驱动模块将原始驱动信号VPWM转化成具有功率的门极驱动电压VG，并连接至SiC-MOS管Qm的G极；所述原始驱动信号VPWM同时连接至所述辅助逻辑电路模块，所述辅助逻辑电路模块的输出端依次连接所述小功率MOS管Q1和限流电阻R1，所述限流电阻R1的下游连接至所述SiC-MOS管Qm的G极，并对主驱动模块的门极提供总门极充放电电流，进而控制驱动过程的各阶段时间。优选的，所述辅助逻辑电路模块的逻辑电路包括第一上升沿延迟电路、上升沿延迟第二电路、下降沿第一延迟电路、第二下降沿延迟电路、两个异或逻辑电路XOR和一个或逻辑电路OR；所述第一上升沿延迟电路、上升沿延迟第二电路、一个异或逻辑电路XOR和或逻辑电路OR依次电信连接，且所述第一上升沿延迟电路的输出端也连接至一个所述异或逻辑电路XOR的输入端；所述下降沿第一延迟电路、下降沿延迟第二电路、另一个异或逻辑电路XOR和或逻辑电路OR依次电信连接，且所述下降沿第一延迟电路的输出端也连接至另一个所述异或逻辑电路XOR的输入端。优选的，通过第一上升沿延迟电路、上升沿延迟第二电路和一个所述异或逻辑电路XOR产生第一矩形脉冲信号Va1，通过分流一部分充电电流，延长门极充电时间，从而减少电流变化率和降低电流过冲。优选的，通过下降沿第一延迟电路、第二下降沿延迟电路和另一个所述异或逻辑电路XOR产生第二矩形脉冲信号Va2，通过增加一部分放电电流，从而减少门极放电时间，加快电流变化率，降低损耗。优选的，所述小功率MOS管Q1的门极与所述辅助逻辑电路模块的输出端连接，所述小功率MOS管Q1的S极与负电源VEE连接，所述小功率MOS管Q1的D极与所述限流电阻R1的上游端连接。优选的，当适应于高速逻辑器件的驱动时，所述辅助逻辑电路模块采用5V或3.3V供电的逻辑电路；当适应于充电电流的驱动控制时，所述辅助逻辑电路模块采用20V供电的逻辑电路。相比现有技术，本专利技术的有益效果在于：本申请的一种基于辅助脉冲的SiCMOSFET驱动电路采用辅助逻辑电路、一个小功率MOS管Q1和限流电阻R1即可完成对驱动信号的调节，并实现对开通和关断过程独立的分段控制，简单精巧，便于推广应用。附图说明图1为现有的功率MOSFET的工作电路图；图2为现有功率MOSFET开关过程的驱动波形示意图；图3为本申请一种基于辅助脉冲的SiCMOSFET驱动电路；图4为基于辅助脉冲的SiCMOSFET驱动波形示意图；图5为辅助逻辑电路及其检测示意图；图6为辅助逻辑电路对应的波形。具体实施方式为使本专利技术实施例的目的、技术方案和优点更加清楚，下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本专利技术的一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本专利技术保护的范围。参见图3-图6，一种基于辅助脉冲的SiCMOSFET驱动电路，驱动电路包括主驱动模块、辅助逻辑电路模块、小功率MOS管Q1和限流电阻R1。主驱动模块的主驱动电路采用常规驱动电路，包括正电压VCC、负电源VEE和原始驱动信号VPWM，由主驱动模块将原始驱动信号VPWM转化成具有功率的门极驱动电压VG，并连接至SiC-MOS管Qm的G极。主驱动模块的主驱动电路可以采用多种现有的形式，此处不做限制。原始驱动信号VPWM同时连接至所述辅助逻辑电路模块，所述辅助逻辑电路模块的输出端依次连接所述小功率MOS管Q1和限流电阻R1，所述限流电阻R1的下游连接至所述SiC-MOS管Qm的G极，并对主驱动模块的门极提供总门极充放电电流，进而控制驱动过程的各阶段时间。其中，所述小功率MOS管Q1的门极与所述辅助逻辑电路模块的输出端连接，所述小功率MOS管Q1的S极与负电源VEE连接，所述小功率MOS管Q1的D极与所述限流电阻R1的上游端连接。参见图4，VPWM为原始驱动信号，Va是辅助逻辑电路产生的小功率MOS本文档来自技高网...

【技术保护点】
1.一种基于辅助脉冲的SiC MOSFET驱动电路，其特征在于：/n所述驱动电路包括主驱动模块、辅助逻辑电路模块、小功率MOS管Q1和限流电阻R1，/n所述主驱动模块的主驱动电路包括正电压VCC、负电源VEE和原始驱动信号V

【技术特征摘要】
1.一种基于辅助脉冲的SiCMOSFET驱动电路，其特征在于：
所述驱动电路包括主驱动模块、辅助逻辑电路模块、小功率MOS管Q1和限流电阻R1，
所述主驱动模块的主驱动电路包括正电压VCC、负电源VEE和原始驱动信号VPWM，由主驱动模块将原始驱动信号VPWM转化成具有功率的门极驱动电压VG，并连接至SiC-MOS管Qm的G极；
所述原始驱动信号VPWM同时连接至所述辅助逻辑电路模块，所述辅助逻辑电路模块的输出端依次连接所述小功率MOS管Q1和限流电阻R1，所述限流电阻R1的下游连接至所述SiC-MOS管Qm的G极，并对主驱动模块的门极提供总门极充放电电流，进而控制驱动过程的各阶段时间。


2.根据权利要求1所述的SiCMOSFET驱动电路，其特征在于：
所述辅助逻辑电路模块的逻辑电路包括第一上升沿延迟电路、上升沿延迟第二电路、下降沿第一延迟电路、第二下降沿延迟电路、两个异或逻辑电路XOR和一个或逻辑电路OR；
所述第一上升沿延迟电路、上升沿延迟第二电路、一个异或逻辑电路XOR和或逻辑电路OR依次电信连接，且所述第一上升沿延迟电路的输出端也连接至一个所述异或逻辑电路...

【专利技术属性】
技术研发人员：姚文熙，陆雅婷，郭清，李武华，
申请(专利权)人：浙江大学，
类型：发明
国别省市：浙江;33