半导体结构及其形成方法技术

一种半导体结构及其形成方法，形成方法包括：提供基底；在基底上形成栅极结构；在栅极结构两侧的基底内形成凹槽，包括位于栅极结构一侧的第一凹槽以及另一侧的第二凹槽；在第一凹槽的底部和侧壁上形成第一缓冲层，在第二凹槽的底部和侧壁上形成第二缓冲层，第一缓冲层的厚度小于第二缓冲层的厚度；在凹槽中形成源漏掺杂层，源漏掺杂层覆盖第一缓冲层和第二缓冲层，位于第一凹槽中的源漏掺杂层用于作为源极，位于第二凹槽中的源漏掺杂层用于作为漏极。本发明专利技术使第二缓冲层的厚度较大，这增大了漏极和沟道区之间的距离，有利于改善短沟道效应，而第一缓冲层的厚度较小，以保证源漏掺杂层对沟道区施加足够的应力，从而提高载流子的迁移率。

【技术实现步骤摘要】
半导体结构及其形成方法
本专利技术实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
技术介绍
随着超大规模集成电路的发展趋势，半导体器件中晶体管的集成度越来越高，晶体管的特征尺寸越来越小，晶体管中载流子的迁移率逐渐下降。这种载流子迁移率的下降不仅会降低晶体管的开关速度，而且还会降低晶体管的驱动电流，最终导致晶体管的器件性能降低。现有半导体器件制作工艺中，通过应力技术对沟道区施加相应的应力以提高晶体管的性能成为越来越常用的手段。例如，对PMOS晶体管的沟道区施加一定的压应力，以提高PMOS晶体管中空穴的迁移率，或者，对NMOS晶体管的沟道区施加一定的拉应力，以提高NMOS晶体管中电子的迁移率，从而提高驱动电流，以此极大地提高MOS晶体管的性能。
技术实现思路
本专利技术实施例解决的问题是提供一种半导体结构及其形成方法，改善器件性能。为解决上述问题，本专利技术实施例提供一种半导体结构的形成方法，包括：提供基底；在所述基底上形成栅极结构；在所述栅极结构两侧的基底内形成凹槽，包括位于所述栅极结构一侧的第一凹槽以及位于所述栅极结构另一侧的第二凹槽；在所述第一凹槽的底部和侧壁上形成第一缓冲层，在所述第二凹槽的底部和侧壁上形成第二缓冲层，所述第一缓冲层的厚度小于所述第二缓冲层的厚度；在所述凹槽中形成源漏掺杂层，所述源漏掺杂层覆盖所述第一缓冲层和第二缓冲层，位于所述第一凹槽中的所述源漏掺杂层用于作为源极，位于所述第二凹槽中的所述源漏掺杂层用于作为漏极。相应的，本专利技术实施例还提供一种半导体结构，包括：基底；栅极结构，位于所述基底上；源漏掺杂层，位于所述栅极结构两侧的基底内，所述栅极结构一侧的所述源漏掺杂层用于作为源极，另一侧的所述源漏掺杂层用于作为漏极；第一缓冲层，位于所述源极对应的源漏掺杂层和基底之间；第二缓冲层，位于所述漏极对应的源漏掺杂层和基底之间，所述第二缓冲层的厚度大于所述第一缓冲层的厚度。与现有技术相比，本专利技术实施例的技术方案具有以下优点：本专利技术实施例在栅极结构两侧的基底内形成凹槽，包括位于所述栅极结构一侧的第一凹槽以及位于所述栅极结构另一侧的第二凹槽，在所述第一凹槽的底部和侧壁上形成第一缓冲层，在所述第二凹槽的底部和侧壁上形成第二缓冲层，所述第一缓冲层的厚度小于所述第二缓冲层的厚度，随后在所述凹槽中形成覆盖所述第一缓冲层和第二缓冲层的源漏掺杂层，位于所述第一凹槽中的源漏掺杂层用于作为源极，位于所述第二凹槽中的源漏掺杂层用于作为漏极；在器件工作时，漏极通常用于加载电压，即对漏极加载的电压高于对源极加载的电压，由于第二缓冲层的厚度较大，这增大了漏极和沟道区之间的距离，有利于抑制漏衬反偏PN结的空间电荷区向沟道区内扩展，以改善漏致势垒降低(draininducedbarrierlowering，DIBL)效应，并能够增大漏极对应的源漏掺杂层中的掺杂离子向沟道区内扩散的难度，从而改善短沟道效应，而第一缓冲层的厚度较小，以保证所述源漏掺杂层整体对沟道区施加足够的应力，从而提高载流子的迁移率；综上，本专利技术实施例通过形成厚度不同的第一缓冲层和第二缓冲层，在改善短沟道效应的同时，提高载流子的迁移率，从而提高器件性能。附图说明图1至图11是本专利技术半导体结构的形成方法一实施例中各步骤对应的结构示意图。具体实施方式局部应变技术是一种常用的应力技术，该技术通常只在半导体器件的局部区域向沟道区施加应力，即在栅极结构两侧的基底中形成凹槽后，在所述凹槽中形成应力层，同时进行掺杂以形成源漏掺杂层。在半导体器件制作工艺中引入应力技术后，源漏掺杂层用于向沟道区施加压应力或拉应力，但这也容易引起源漏掺杂层和基底之间的晶格失配过大的问题，容易导致器件性能的下降。为了改善上述问题，目前常用的一种方法是在源漏掺杂层和基底之间引入缓冲层(例如：Si或具有较低Ge浓度的SiGe)，以改善源漏掺杂层和基底之间的晶格失配问题，同时，降低源漏掺杂层中的掺杂离子向沟道区内扩散的概率，从而改善短沟道效应，且所述缓冲层的厚度越大，改善短沟道效应的效果越好。但是，这相应会减小沟道区受到的应力，从而导致载流子迁移率的下降，进而造成器件性能的下降。因此，亟需提供一种新的形成方法，在改善短沟道效应的同时，提高载流子的迁移率。为了解决所述技术问题，本专利技术实施例提供一种半导体结构的形成方法，在栅极结构两侧的基底内形成凹槽，包括位于所述栅极结构一侧的第一凹槽以及位于所述栅极结构另一侧的第二凹槽，在所述第一凹槽的底部和侧壁上形成第一缓冲层，在所述第二凹槽的底部和侧壁上形成第二缓冲层，所述第一缓冲层的厚度小于所述第二缓冲层的厚度，随后在所述凹槽中形成覆盖所述第一缓冲层和第二缓冲层的源漏掺杂层，位于所述第一凹槽中的源漏掺杂层用于作为源极，位于所述第二凹槽中的源漏掺杂层用于作为漏极；在器件工作时，漏极通常用于加载电压，由于第二缓冲层的厚度较大，这增大了漏极和沟道区之间的距离，有利于抑制漏衬反偏PN结的空间电荷区向沟道区内扩展，以改善DIBL效应，并增大漏极对应的源漏掺杂层中的掺杂离子向沟道区内扩散的难度，从而改善短沟道效应，而第一缓冲层的厚度较小，以保证所述源漏掺杂层对沟道区施加足够的应力，从而提高载流子的迁移率；综上，本专利技术实施例通过形成厚度不同的第一缓冲层和第二缓冲层，在改善短沟道效应的同时，提高载流子的迁移率，从而提高了器件性能。为使本专利技术实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本专利技术的具体实施例做详细的说明。图1至图11是本专利技术半导体结构的形成方法一实施例中各步骤对应的结构示意图。参考图1，提供基底100。所述基底100用于为半导体结构的形成提供工艺平台。其中，所述基底100可用于形成NMOS晶体管和PMOS晶体管中的一种或两种。本实施例中，以所形成的半导体结构为PMOS晶体管为例，进行说明。本实施例中，以所形成的半导体结构为鳍式场效应晶体管为例，所述基底100包括衬底110以及凸出于所述衬底110的多个分立的鳍部120。本实施例中，所述衬底110为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。所述衬底的材料可以是适宜于工艺需要或易于集成的材料。本实施例中，所述鳍部120与所述衬底110为一体结构。在其他实施例中，所述鳍部也可以是外延生长于所述衬底上的半导体层，从而达到精确控制所述鳍部高度的目的。因此，本实施例中，所述鳍部120的材料与所述衬底110的材料相同，所述鳍部120的材料为硅。在其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟等适宜于形成鳍部的半导体材料，所述鳍部的材料也可以与所述衬底的材料不同。在其他实施例中，所形成的半导体结构还可以为平面结构，所述基底相应为平面衬底。需要说明的是，所述形成方法还包括：在所述鳍部120露出的衬底11本文档来自技高网...

【技术保护点】
1.一种半导体结构的形成方法，其特征在于，包括：/n提供基底；/n在所述基底上形成栅极结构；/n在所述栅极结构两侧的基底内形成凹槽，包括位于所述栅极结构一侧的第一凹槽以及位于所述栅极结构另一侧的第二凹槽；/n在所述第一凹槽的底部和侧壁上形成第一缓冲层，在所述第二凹槽的底部和侧壁上形成第二缓冲层，所述第一缓冲层的厚度小于所述第二缓冲层的厚度；/n在所述凹槽中形成源漏掺杂层，所述源漏掺杂层覆盖所述第一缓冲层和第二缓冲层，位于所述第一凹槽中的所述源漏掺杂层用于作为源极，位于所述第二凹槽中的所述源漏掺杂层用于作为漏极。/n

【技术特征摘要】
1.一种半导体结构的形成方法，其特征在于，包括：
提供基底；
在所述基底上形成栅极结构；
在所述栅极结构两侧的基底内形成凹槽，包括位于所述栅极结构一侧的第一凹槽以及位于所述栅极结构另一侧的第二凹槽；
在所述第一凹槽的底部和侧壁上形成第一缓冲层，在所述第二凹槽的底部和侧壁上形成第二缓冲层，所述第一缓冲层的厚度小于所述第二缓冲层的厚度；
在所述凹槽中形成源漏掺杂层，所述源漏掺杂层覆盖所述第一缓冲层和第二缓冲层，位于所述第一凹槽中的所述源漏掺杂层用于作为源极，位于所述第二凹槽中的所述源漏掺杂层用于作为漏极。


2.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述第一缓冲层和第二缓冲层之前，还包括：在所述第一凹槽的底部和侧壁上形成保护层；
形成所述第一缓冲层和第二缓冲层的步骤包括：形成所述保护层后，在所述第二凹槽的底部和侧壁上形成第三缓冲层；形成所述第三缓冲层后，去除所述保护层；去除所述保护层后，在所述第一凹槽的底部和侧壁上、以及所述第三缓冲层上形成所述第一缓冲层，所述第二凹槽中的第一缓冲层和第三缓冲层构成的叠层结构所述第二缓冲层。


3.如权利要求2所述的半导体结构的形成方法，其特征在于，所述保护层的材料为氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮化硼或碳氮化硼。


4.如权利要求2所述的半导体结构的形成方法，其特征在于，在所述第一凹槽的底部和侧壁上形成保护层的步骤包括：形成保形覆盖所述凹槽底部和侧壁、以及所述栅极结构的保护膜；
去除所述栅极结构靠近所述第二凹槽一侧的保护膜，保留剩余所述保护膜作为所述保护层。


5.如权利要求4所述的半导体结构的形成方法，其特征在于，去除所述栅极结构靠近所述第二凹槽一侧的保护膜的步骤包括：以所述栅极结构作为遮蔽层，采用离子注入工艺对所述栅极结构任一侧的保护膜进行掺杂处理，适于增大靠近所述第一凹槽一侧的保护膜的耐刻蚀度或者降低靠近所述第二凹槽一侧的保护膜的耐刻蚀度，所述离子注入工艺的离子注入方向与所述基底表面法线方向成一夹角且向所述栅极结构的任一侧壁一侧倾斜；
在所述掺杂处理后，采用无掩膜刻蚀工艺，刻蚀所述保护膜。


6.如权利要求5所述的半导体结构的形成方法，其特征在于，所述保护膜的材料为氧化硅；
对所述栅极结构靠近所述第一凹槽一侧的保护膜进行所述掺杂处理，所述离子注入工艺的注入离子为Si离子；
或者，对所述栅极结构靠近所述第二凹槽一侧的保护膜进行掺杂处理，所述离子注入工艺的注入离子为Ar离子。


7.如权利要求5所述的半导体结构的形成方法，其特征在于，所述离子注入工艺的参数包括：所述夹角为25度至60度。


8.如权利要求5所述的半导体结构的形成方法，其特征在于，所述离子注入工艺的参数包括：注入离子为Si离子，注入能量为0.5KeV至10KeV，注入剂量为1E14原子每平方厘米至5E16原子每平方厘米；
或者，注入离子为Ar离子，注入能量为1....

【专利技术属性】
技术研发人员：周飞，
申请(专利权)人：中芯国际集成电路制造上海有限公司，中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：上海;31