半导体结构及其形成方法技术

一种半导体结构及其形成方法包括：形成第一侧墙层和位于第一侧墙层上的第二侧墙层，第一侧墙层位于第二侧墙层和伪栅结构之间以及第二侧墙层和鳍部之间；在第二侧墙层的侧壁上形成第三侧墙层，第三侧墙层还覆盖第二侧墙层底部的第一侧墙层；形成第三侧墙层后，在伪栅结构两侧的鳍部中形成源漏掺杂层；去除伪栅结构和第一侧墙层，在第二侧墙层和第三侧墙层之间形成倒T型沟槽；在倒T型沟槽中形成栅极结构，栅极结构包括位于相邻第三侧墙层之间的栅极宽段，以及位于相邻第二侧墙层之间的栅极窄段。本发明专利技术实施例降低所述栅极结构与所述源漏掺杂层之间的电容耦合效应，进而使得半导体结构内的寄生电容变小，优化了半导体结构的电学性能。

【技术实现步骤摘要】
半导体结构及其形成方法
本专利技术实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
技术介绍
在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小，为了适应更小的特征尺寸，金属-氧化物-半导体场效应晶体管(Metal-Oxide-SemiconductorField-EffectTransistor，MOSFET)的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极结构对沟道的控制能力随之变差，栅极电压夹断(pinchoff)沟道的难度也越来越大，使得亚阈值漏电(subthresholdleakage)现象，即所谓的短沟道效应(short-channeleffects，SCE)更容易发生。因此，为了减小短沟道效应的影响，半导体工艺逐渐开始从平面MOSFET向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应晶体管(FinFET)。FinFET中，栅极结构至少可以从两侧对超薄体(鳍部)进行控制，与平面MOSFET相比，栅极结构对沟道的控制能力更强，能够很好的抑制短沟道效应；且FinFET相对于其他器件，与现有集成电路制造具有更好的兼容性。
技术实现思路
本专利技术实施例解决的问题是提供一种半导体结构及其形成方法，来优化半导体结构的性能。为解决上述问题，本专利技术实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底包括衬底、凸出于所述衬底上分立的鳍部以及横跨所述鳍部的伪栅结构，所述伪栅结构覆盖所述鳍部的部分顶壁和部分侧壁；形成保形覆盖所述伪栅结构以及鳍部的第一侧墙材料层；形成保形覆盖所述第一侧墙材料层的第二侧墙材料层；去除所述伪栅结构顶部以及所述鳍部上的第一侧墙材料层和第二侧墙材料层，形成第一侧墙层和位于所述第一侧墙层上的第二侧墙层，所述第一侧墙层位于所述第二侧墙层和伪栅结构之间以及所述第二侧墙层和鳍部之间；在所述第二侧墙层的侧壁上形成第三侧墙层，所述第三侧墙层还覆盖所述第二侧墙层底部的第一侧墙层；形成所述第三侧墙层后，在所述伪栅结构两侧的所述鳍部中形成源漏掺杂层；形成覆盖所述源漏掺杂层且露出所述伪栅结构顶壁的层间介质层；去除所述伪栅结构和第一侧墙层，在所述层间介质层中形成位于第二侧墙层和第三侧墙层之间的倒T型沟槽；在所述倒T型沟槽中形成栅极结构，所述栅极结构包括位于相邻所述第三侧墙层之间的栅极宽段，以及位于相邻所述第二侧墙层之间的栅极窄段。相应的，本专利技术实施例还提供一种半导体结构，包括：衬底；鳍部，位于所述衬底上；栅极结构，横跨所述鳍部，且所述栅极结构覆盖所述鳍部的部分顶壁和部分侧壁，所述栅极结构包括栅极宽段和位于所述栅极宽段上的栅极窄段，在沿所述鳍部延伸方向上，所述栅极宽段宽于所述栅极窄段；第一侧墙，位于所述栅极宽段的侧壁上；第二侧墙，位于所述第一侧墙与所述栅极窄段之间，所述第二侧墙的竖向长度小于所述第一侧墙的竖向长度；源漏掺杂层，位于所述栅极结构两侧的所述鳍部中。与现有技术相比，本专利技术实施例的技术方案具有以下优点：本专利技术实施例形成所述第一侧墙层和位于所述第一侧墙层上的第二侧墙层，且所述第一侧墙层位于所述第二侧墙层和伪栅结构之间以及所述第二侧墙层和鳍部之间，所述第三侧墙层覆盖在所述第二侧墙层的侧壁上，且所述第三侧墙层还覆盖所述第二侧墙层底部的第一侧墙层；去除所述伪栅结构和第一侧墙层后，在第二侧墙层和第三侧墙层之间形成倒T型沟槽；相应的，形成在所述倒T型沟槽中的栅极结构呈倒T型结构，所述栅极结构包括位于相邻第三侧墙层之间的栅极宽段以及位于相邻第二侧墙层之间的栅极窄段；靠近沟道区的栅极宽段有利于保证栅极结构对沟道区具有良好的控制力，以改善短沟道效应，而且，与具有垂直侧壁的栅极结构的半导体结构相比，在垂直于栅极结构侧壁的方向上，所述源漏掺杂层距离所述栅极窄段的距离更远，有利于降低所述栅极结构与所述源漏掺杂层之间的电容耦合效应。因此本专利技术实施例在保证对沟道具有良好的控制力的情况下，降低所述栅极结构与所述源漏掺杂层之间的电容耦合效应，进而使得半导体结构内的寄生电容变小，优化了半导体结构的电学性能。附图说明图1是一种半导体结构的结构示意图；图2至图13是本专利技术实施例半导体结构的形成方法一实施例中各步骤对应的结构示意图；图14是本专利技术实施例半导体结构第一实施例的结构示意图；图15是本专利技术实施例半导体结构第二实施例的结构示意图。具体实施方式由
技术介绍
可知，目前所形成的器件仍有性能不佳的问题。现结合一种半导体结构分析器件性能不佳的原因。图1示出了一种半导体结构的结构示意图。参考图1，所述半导体结构包括：衬底1；鳍部2，位于所述衬底1上；栅极结构3，横跨所述鳍部2，且所述栅极结构3覆盖所述鳍部2的部分顶壁和部分侧壁；侧墙层4，位于所述栅极结构3的侧壁上；源漏掺杂层5，位于所述栅极结构3两侧的所述鳍部2中；层间介质层6，位于所述源漏掺杂层5上，且露出所述栅极结构3的顶壁。半导体结构工作时，所述栅极结构3与所述源漏掺杂层5之间的距离短，所述栅极结构3与所述源漏掺杂层5之间的电容耦合效应大，因此，半导体结构内的寄生电容大，导致半导体结构的电学性能不佳。为了解决所述技术问题，本专利技术实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底包括衬底、凸出于所述衬底上分立的鳍部以及横跨所述鳍部的伪栅结构，所述伪栅结构覆盖所述鳍部的部分顶壁和部分侧壁；形成保形覆盖所述伪栅结构以及鳍部的第一侧墙材料层；形成保形覆盖所述第一侧墙材料层的第二侧墙材料层；去除所述伪栅结构顶部以及所述鳍部上的第一侧墙材料层和第二侧墙材料层，形成第一侧墙层和位于所述第一侧墙层上的第二侧墙层，所述第一侧墙层位于所述第二侧墙层和伪栅结构之间以及所述第二侧墙层和鳍部之间；在所述第二侧墙层的侧壁上形成第三侧墙层，所述第三侧墙层还覆盖所述第二侧墙层底部的第一侧墙层；形成所述第三侧墙层后，在所述伪栅结构两侧的所述鳍部中形成源漏掺杂层；形成覆盖所述源漏掺杂层且露出所述伪栅结构顶壁的层间介质层；去除所述伪栅结构和第一侧墙层，在所述层间介质层中形成位于第二侧墙层和第三侧墙层之间的倒T型沟槽；在所述倒T型沟槽中形成栅极结构，所述栅极结构包括位于相邻所述第三侧墙层之间的栅极宽段，以及位于相邻所述第二侧墙层之间的栅极窄段。本专利技术实施例，本专利技术实施例形成所述第一侧墙层和位于所述第一侧墙层上的第二侧墙层，且所述第一侧墙层位于所述第二侧墙层和伪栅结构之间以及所述第二侧墙层和鳍部之间，所述第三侧墙层覆盖在所述第二侧墙层的侧壁上，且所述第三侧墙层还覆盖所述第二侧墙层底部的第一侧墙层；去除所述伪栅结构和第一侧墙层后，在第二侧墙层和第三侧墙层之间形成倒T型沟槽；相应的，形成在所述倒T型沟槽中的栅极结构呈倒T型结构，所述栅极结构包括位于相邻第三侧墙层之间的栅极宽段以及位于相邻第二侧墙层之间的栅极窄段；靠近沟道区的栅极宽段有利于保证栅极结构对沟道区具有良好的控制力，以改善短沟道效应，而且，与具有垂直侧壁的本文档来自技高网...

【技术保护点】
1.一种半导体结构的形成方法，其特征在于，包括：/n提供基底，所述基底包括衬底、凸出于所述衬底上分立的鳍部以及横跨所述鳍部的伪栅结构，所述伪栅结构覆盖所述鳍部的部分顶壁和部分侧壁；/n形成保形覆盖所述伪栅结构以及鳍部的第一侧墙材料层；/n形成保形覆盖所述第一侧墙材料层的第二侧墙材料层；/n去除所述伪栅结构顶部以及所述鳍部上的第一侧墙材料层和第二侧墙材料层，形成第一侧墙层和位于所述第一侧墙层上的第二侧墙层，所述第一侧墙层位于所述第二侧墙层和伪栅结构之间以及所述第二侧墙层和鳍部之间；/n在所述第二侧墙层的侧壁上形成第三侧墙层，所述第三侧墙层还覆盖所述第二侧墙层底部的第一侧墙层；/n形成所述第三侧墙层后，在所述伪栅结构两侧的所述鳍部中形成源漏掺杂层；/n形成覆盖所述源漏掺杂层且露出所述伪栅结构顶壁的层间介质层；/n去除所述伪栅结构和第一侧墙层，在所述层间介质层中形成位于第二侧墙层和第三侧墙层之间的倒T型沟槽；/n在所述倒T型沟槽中形成栅极结构，所述栅极结构包括位于相邻所述第三侧墙层之间的栅极宽段，以及位于相邻所述第二侧墙层之间的栅极窄段。/n

【技术特征摘要】
1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底包括衬底、凸出于所述衬底上分立的鳍部以及横跨所述鳍部的伪栅结构，所述伪栅结构覆盖所述鳍部的部分顶壁和部分侧壁；
形成保形覆盖所述伪栅结构以及鳍部的第一侧墙材料层；
形成保形覆盖所述第一侧墙材料层的第二侧墙材料层；
去除所述伪栅结构顶部以及所述鳍部上的第一侧墙材料层和第二侧墙材料层，形成第一侧墙层和位于所述第一侧墙层上的第二侧墙层，所述第一侧墙层位于所述第二侧墙层和伪栅结构之间以及所述第二侧墙层和鳍部之间；
在所述第二侧墙层的侧壁上形成第三侧墙层，所述第三侧墙层还覆盖所述第二侧墙层底部的第一侧墙层；
形成所述第三侧墙层后，在所述伪栅结构两侧的所述鳍部中形成源漏掺杂层；
形成覆盖所述源漏掺杂层且露出所述伪栅结构顶壁的层间介质层；
去除所述伪栅结构和第一侧墙层，在所述层间介质层中形成位于第二侧墙层和第三侧墙层之间的倒T型沟槽；
在所述倒T型沟槽中形成栅极结构，所述栅极结构包括位于相邻所述第三侧墙层之间的栅极宽段，以及位于相邻所述第二侧墙层之间的栅极窄段。


2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一侧墙层的厚度为2纳米至5纳米。


3.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第二侧墙层的宽度为1纳米至4纳米。


4.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一侧墙层和所述第二侧墙层之间的刻蚀选择比大于或等于10；
所述第一侧墙层和所述第三侧墙层之间的刻蚀选择比大于或等于10。


5.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第二侧墙层和第三侧墙层中任一个的材料包括SiON、SiBCN、SiCN和掺C或O的SiN中的一种或多种；
所述第一侧墙材料层的材料包括氧化硅或氮化硅。


6.如权利要求1所述的半导体结构的形成方法，其特征在于，采用原子层沉积工艺或者化学气相沉积工艺形成所述第一侧墙材料层和第二侧墙材料层。


7.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述倒T型沟槽的步骤中，采用干法刻蚀工艺和湿法刻蚀工艺中的一种或两种去除所述第一侧墙层。


8.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述倒T型沟槽的步骤还包括：在去除所述伪栅结构和第一侧墙层后，刻蚀露出的部分厚度的所述鳍部。


9.如权利要求8所述的半导体结构的形成方法，其特征在于，刻蚀所述鳍部的厚度小于或等于所述第一侧墙层厚度的一半。


10.如权利要求8所述的半导体结构的形成方法，其特征在于，刻蚀所述鳍部的厚度小于或等于2.5纳米。


11.如权利要求8所述的半导体结构的形成方法，其特征在于，采用干法...

【专利技术属性】
技术研发人员：赵猛，
申请(专利权)人：中芯国际集成电路制造上海有限公司，中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：上海;31