用于准确信号生成的反馈控制制造技术

本申请涉及用于准确信号生成的反馈控制。锁相环(PLL)通过进入保持模式(418)并在保持模式下将反馈时钟(fbclk)与第二参考时钟对准，从而执行从第一参考时钟(ref1)到第二参考时钟(ref2)的无中断切换。通过调节用于多模式分频器(128)的除数输入(D)来执行对准，多模式分频器(128)对输出时钟频率(PLL

【技术实现步骤摘要】
用于准确信号生成的反馈控制
本专利技术涉及电路，并且更具体地涉及锁相环(PLL)。
技术介绍
PLL被广泛用于电子电路中的时钟生成，尤其是在设置时钟频率和其他电参数时需要灵活性的情况下。图1示出了示例性PLL120，该PLL120从由包括压电晶体114和温度补偿放大器电路116的晶体振荡器电路110提供的参考时钟信号refclk生成时钟信号PLLout。将输出PLLout反馈到PLL中用于与refclk进行比较，以校正PLLout生成中的任何相位/频率误差。另外，如果需要，反馈路径可以被用于倍频，以使PLLout频率为refclk频率的倍数。具体地，分频器128将PLLout频率除以某个除数N，该除数N可以是整数或分数。分频器输出fbclk被提供给也接收refclk的相位/频率检测器(PFD)136。PFD生成表示refclk和fbclk之间的相位/频率差的误差信号。误差信号由电荷泵(CP)140转换为电压Vctrl，该电压Vctrl控制压控振荡器(VCO)150以生成PLLout信号，从而使refclk和fbclk之间的相位/频率差最小化。值得注意的是，由于fbclk频率等于PLLout频率除以N，因此PLLout频率是refclk的N倍。参见例如2007年4月10日授权的美国专利No.7,202,717，其通过引用并入本文。将低通滤波器154插入在CP140和VCO150之间以提高PLLout稳定性。PLL也可以使用数字电路系统。参见例如2015年2月3日授权的美国专利No.8,947,139，其通过引用并入本文。在各种应用(汽车是其中之一)中，需要冗余参考时钟来提高系统的可靠性/安全性。图2中示出了一个示例，其中两个晶体振荡器110.1、110.2被多路复用以向PLL120提供refclk。更具体地，振荡器110.1、110.2生成相应的时钟ref1、ref2。多路复用器210基于选择信号214来选择这些时钟之一，并将所选择的时钟提供给PLL的refclk输入。如果两个振荡器110之一发生故障，则选择信号214选择另一个振荡器。参见例如1992年6月16日授权给Sato的美国专利No.5,122,677，其通过参考并入本文。如果两个振荡器110的输出是相位对准的，则振荡器切换可以是无中断的，即具有PLLout和refclk的最小中断/停机时间。但是，即使同时启用振荡器110，振荡器110也常常不是同相的。这是因为它们的晶体114通常被略微不同地切割，并且由于其他不匹配(布局不匹配、在裸片的不同部分中的位置等)。在两个晶体之间的相位未知/任意的情况下，从一个振荡器110切换到另一个振荡器110将给PLL引入相位偏移，这可能会干扰下游信号，从而可能导致电子器件崩溃。特别地，PLL120可能失去锁定并停止起作用。根据上面引用的Sato专利，振荡器110的输出在被提供给MUX210之前可以通过附加电路系统(未示出)进行相位对准。始终保持相位对准，因此时钟切换是无中断的。
技术实现思路
该部分总结了本专利技术的一些特征。其他特征可以在后续部分中进行描述。本专利技术由所附权利要求限定，所附权利要求通过引用被并入到本部分中。本专利技术的一些实施例促进了无中断或接近无中断的参考时钟切换，而不管参考时钟是否一直被对准。例如，假设PLL需要从ref1(即振荡器110.1)切换到ref2。首先，将PLL置于保持模式，在该模式中，输出PLLout与振荡器110解耦并保持在恒定频率。分频器128被替换为多模式分频器，并且在保持期间，分频器的输入N(除数)在反馈环路中被进行了调整，以使fbclk与新的参考ref2对准。在已经达到对准时，保持模式结束，并且PLL根据ref2进行操作。在一些实施例中，由于在保持模式下执行对准而减少了PLL干扰。此外，在一些实施例中，时钟ref1和ref2可以具有不同的频率。另外，取决于refclk是ref1还是ref2，除数N可以具有不同的值。本专利技术的一些PLL实施例可以与其他技术例如在Sato专利中描述的技术相结合。除了由所附权利要求限定以外，本专利技术不限于上述特征或优点。附图说明图1和图2是根据现有技术的时钟发生器的框图。图3是根据本专利技术一些实施例的时钟发生器的框图。图4是根据本专利技术一些实施例的时钟发生器操作的流程图。图5是图示出根据本专利技术一些实施例的保持模式操作的时序图。图6、图7、图8图示出了根据本专利技术一些实施例的时钟发生器电路。图9是根据现有技术的时钟发生器的时间/频率图。图10是根据本专利技术一些实施例的时钟发生器的时间/频率图。具体实施方式本部分中描述的实施例说明但不限制本专利技术。本专利技术由所附权利要求限定。图3图示出了根据本专利技术一些实施例的包括PLL300的时钟发生器。振荡器110和MUX210可以是如图2中所示或某些其他类型，以基于选择信号214提供参考信号refclk。可以如图2中那样生成信号214，以在当前选择的振荡器信号变得不足时切换振荡器110。参见例如Sato专利。PLL300包括两个反馈环路：304和308。这些环路共享多模式分频器(MMD)128。在环路308中，除数电路320向MMD128提供数字除数输出(D)。在正常操作下，回路308打开，并且可以将除数D生成为固定值N，如图2中所示。回路304闭合，以可能如图2中所示进行操作。在保持模式下，环路304打开，并且环路308闭合，以控制除数D从而使fbclk时钟与refclk对准。但是将refclk切换到新的参考时钟，因此在保持状态下fbclk实际上与新的参考时钟对准。PLL输出PLLout保持在恒定频率，并在保持模式下与refclk输入隔离。PLLout与refclk的隔离可以按照现有技术或以其他方式来执行；参见例如1998年3月10日授权的美国专利No.5,726,607，其通过引用并入本文；以及美国授权前专利出版物US2010/0123496A1、US2015/0180409A1和US2019/0007055A1，其均通过引用并入本文。回路304、308中的每一个可以是模拟的、数字的或混合的(模拟和数字电路的混合)。为了说明的目的，在下面描述的一些示例中，环路304是模拟的，而环路308是数字的。通过使由PLL控制器350生成的保持使能信号H_en生效，将PLL300置于保持模式中。在正常操作中(图4中的步骤410)，保持使能信号H_en被无效；除数电路320将数字除数信号D＝N提供给MMD128。基于所选择的参考时钟，例如ref1，PLL如图2所示或其他方式进行操作。回路304闭合，并且回路308打开。在步骤414处，控制器350接收命令(“CMD”)以将参考时钟从ref1切换到ref2，或者反之亦然。该命令可以由当前参考(例如ref1)的故障来触发，也可以通过手动或其他方式来触发。作为响应(步骤418)，控制器350使信号H_本文档来自技高网...

【技术保护点】
1.一种用于操作锁相环(PLL)的方法，所述方法包括：/n根据第一参考时钟操作所述PLL；然后/n将所述PLL从第一参考时钟切换到第二参考时钟；以及/n根据所述第二参考时钟操作所述PLL；/n其中根据作为所述第一参考时钟和所述第二参考时钟之一的参考时钟操作所述PLL包括：根据所述参考时钟生成PLL输出信号，以及根据所述PLL输出信号生成反馈信号；/n其中将所述PLL从所述第一参考时钟切换到所述第二参考时钟包括：/n将所述PLL置于保持模式中，其中独立于所述第一参考时钟和所述第二参考时钟而生成所述PLL输出信号；/n在处于所述保持模式下时，响应于所述第二参考时钟和所述反馈信号之间的对准，控制根据所述PLL输出信号对所述反馈信号的生成。/n

【技术特征摘要】
20190220 US 16/280,1961.一种用于操作锁相环(PLL)的方法，所述方法包括：
根据第一参考时钟操作所述PLL；然后
将所述PLL从第一参考时钟切换到第二参考时钟；以及
根据所述第二参考时钟操作所述PLL；
其中根据作为所述第一参考时钟和所述第二参考时钟之一的参考时钟操作所述PLL包括：根据所述参考时钟生成PLL输出信号，以及根据所述PLL输出信号生成反馈信号；
其中将所述PLL从所述第一参考时钟切换到所述第二参考时钟包括：
将所述PLL置于保持模式中，其中独立于所述第一参考时钟和所述第二参考时钟而生成所述PLL输出信号；
在处于所述保持模式下时，响应于所述第二参考时钟和所述反馈信号之间的对准，控制根据所述PLL输出信号对所述反馈信号的生成。


2.根据权利要求1所述的方法，其中使用响应于除数信号的分频器电路获得所述反馈信号；以及
所述控制对所述反馈信号的所述生成包括响应于所述第二参考时钟和所述反馈信号之间的所述对准来控制所述除数信号。


3.根据权利要求1所述的方法，其中所述第二参考时钟与所述反馈信号之间的所述对准是所述反馈信号与所述第二参考时钟的上升沿之间的对准。


4.根据权利要求1所述的方法，其中所述PLL包括参考输入，以接收操作所述PLL所根据的所述参考时钟；以及
所述第二参考时钟与所述反馈信号之间的所述对准是所述反馈信号与所述参考输入处的所述参考时钟的上升沿之间的对准。


5.根据权利要求1所述的方法，其中：
所述PLL包括第一反馈回路，用于响应于所述反馈信号与正在操作所述PLL所根据的所述参考时钟之间的对准来生成所述PLL输出信号；
所述PLL包括第二反馈回路，用于响应于所述反馈信号与所述第二参考时钟之间的对准而生成所述除数信号；
其中当根据所述第一参考时钟或所述第二参考时钟操作所述PLL时，所述第一反馈环路闭合并且所述第二反馈环路打开，以独立于所述反馈信号而生成所述除数信号；
其中在保持模式下，所述第一反馈环路打开以独立于所述第一参考时钟和所述第二参考时钟而生成所述PLL输出信号，并且所述第二反馈环路闭合以响应于所述反馈信号与所述第二参考信号之间的对准而生成所述除数信号。


6.根据权利要求1所述的方法，其中所述第一参考时钟和所述第二参考时钟具有相同的频率。


7.根据权利要求1所述的方法，其中所述第一参考时钟和所述第二参考时钟具有不同的频率。


8.一种锁相环(PLL)，包括：
第一反馈回路，用于响应于反馈信号与多个参考时钟中的选定参考时钟之间的对准而生成PLL输出信号，其中所述反馈信号将由所述PLL根据所述PLL输出信号和除数信号来生成，所述除数信号基于所述PLL输出信号的频率来控制所述反馈信号的频率；<...

【专利技术属性】
技术研发人员：M·楚，
申请(专利权)人：艾迪悌科技有限公司，
类型：发明
国别省市：美国;US