集成电路制造技术

本发明专利技术提供一种集成电路，其包括：基底，IC芯片，设置在所述基底之上，所述IC芯片包括电磁耦合器件；电磁屏蔽层，设置在所述基底的表面上，其中所述电磁屏蔽层和所述电磁耦合器件在所述基底的表面的垂直投射方向上部分重叠。通过采用本发明专利技术的技术方案，能够在改善电磁耦合器件的隔离度的同时降低对电磁耦合器件性能的影响。

【技术实现步骤摘要】
集成电路
本专利技术实施例涉及一种集成电路装置，特别涉及具有改善的电气性能的电磁器件的集成电路装置。
技术介绍
随着半导体制造技术的发展，设置在集成电路(integratedcircuit，IC)上的电气器件(device)和相邻电气器件之间的间隔的尺寸变小，从而降低成本以及改进集成水平。然而，当相邻的电磁耦合器件(例如电感器)之间的间隔太小时，在电感器之间的互磁耦合干扰将变得严重，其导致性能下降和影响信号传输路径。通常，相邻的电感器越近，相互电磁耦合的干扰越重要。特别地，当将电磁耦合器件应用于载波聚合(carrieraggregation)技术时，收发器中的每个操作路径之间的隔离度对于避免由电磁耦合产生的非预期杂散干扰突波非常重要。此外，性能下降也影响功耗。因此，在不增加IC芯片的尺寸的情况下，改善电磁耦合器件之间的隔离度是重要的挑战。
技术实现思路
本专利技术提供一种集成电路，其包括用于改善电磁耦合的隔离度的电磁屏蔽图案的具体设计。本专利技术实施例提供一种集成电路，其包括：基底，IC芯片，设置在所述基底之上，所述IC芯片包括电磁耦合器件；电磁屏蔽层，设置在所述基底的表面上或者设置在所述基底和所述IC芯片之间，其中所述电磁屏蔽层和所述电磁耦合器件在所述基底的表面的垂直投射方向上部分重叠。其中，在一种实施方式中，电磁屏蔽层和电磁耦合器件在基底表面的垂直投射方向上部分重叠表示电磁屏蔽层在基底表面的投影与电磁耦合器件在基底表面的投影部分重叠。本专利技术提供的集成电路通过设置电磁屏蔽层和电磁耦合器件在基底表面的垂直投射方向上部分重叠，能够在改善电磁耦合器件的隔离度的同时降低对电磁耦合器件性能的影响。在阅读了各种附图中所示的优选实施例的后续详细描述之后，对于本领域技术人员来说，本专利技术的这些和其它目的将无疑变得显而易见。附图说明本专利技术通过示例而非限制的方式示出了本专利技术，在本专利技术的附图中相同的附图标记指示类似的元件。图1是本专利技术一实施例提供的集成电路装置的剖面图；图2是本专利技术第一实施例提供的导电层和电磁耦合器件的俯视图；图3是本专利技术第二实施例提供的导电层和电磁耦合器件的俯视图；图4是本专利技术第三实施例提供的导电层和电磁耦合器件的俯视图；图5是图4中集成电路装置的截面线A-A’截取的剖面图的示意图；图6是本专利技术第四实施例提供的导电层和电磁耦合器件的俯视图；图7是本专利技术第五实施例提供的导电层和电磁耦合器件的俯视图；图8是本专利技术第六实施例提供的导电层和电磁耦合器件的俯视图；图9是本专利技术第七实施例提供的导电层和一部分电磁耦合器件的俯视图；图10是图9中集成电路装置的剖面图；图11是本专利技术第八实施例提供的导电层和电磁耦合器件的俯视图；图12是图11中集成电路装置的剖面图；图13是本专利技术第九实施例提供的集成电路装置的剖面图。具体实施方式在以下描述和权利要求中使用某些术语来指代特定的系统组件。如本领域技术人员所理解的，制造商可以通过不同的名称来区别组件。本申请不打算区分不同名称但功能相同的组件。在以下的讨论和权利要求中，术语“包括”以开放式方式使用，因此应被解释为“包括但不限于。术语“耦接”意图是指间接或直接的电连接。因此，如果第一设备耦接到第二设备，该耦接可以指直接的电连接，或者经由其他设备和连接的间接电连接。为了在本专利技术的技术中向本领域技术人员更好地理解本专利技术，优选实施例将详细说明如下。优选实施例在后续具有编号的元件的附图中示出，以阐述内容和将带来的效果。参阅图1，图1是本专利技术一个实施例提供的集成电路装置的剖面图。如图1所示，本专利技术的集成电路装置1包括基底10，IC芯片20以及导电层(conductivelayer)30。基底10可以是印刷电路板(PCB)。封装的载体，封装，陶瓷(ceramic)基底，塑料(plastic)基底或可用于支撑电气器件或芯片的其它合适的电介质基底。IC芯片20被设置在基底10之上，以及包括至少一个电磁耦合器件22，其中，图1中仅仅示出一个电磁耦合器件22，其仅是举例，本专利技术不限于此。IC芯片可以是通过半导体制造工艺制造的管芯(die)，本专利技术不限于此。电磁耦合器件22能接收信号，发射信号或者电磁的耦接到其他装置。在图1中，电磁耦合器件22例如是电感器，但不限于此。在一些实施例中，电磁耦合器件22可以包括线圈(coil)。导电层30设置在基底10的表面12，以及设置在基底10和IC芯片20之间。导电层30的材料可以包括铜(copper)，镍(nickel)，钯(palladium)，金(gold)，及其合成。此外，集成电路装置1可以选择性的进一步包括多个凸块(bump)40，该多个凸块40设置在基底10和IC芯片20之间，用于电性连接IC芯片20的电气器件到基底10上的导电线或者其他电气器件。所以，在基底10和IC芯片20之间将产生间隙50，也就是说，间隙50位于导电层30和电磁耦合器件22之间。此外，集成电路装置1可以进一步包括模塑(moldingmaterial)材料60，模塑材料60设置在基底10之上，以用于封装集成电路装置的元件或者器件。模塑材料60可以包括环氧(epoxy)材料或者导电粘合(conductiveadhesion)。模塑材料60覆盖IC芯片20以及导电层30，并且填充间隙50。换句话说，集成电路装置1包括在导电层30和电磁耦合器件22之间的间隙50中的底部填充物(underfill)(模塑材料60)。在一些实施例中，模塑材料60可以不覆盖芯片20的顶表面。参考图2，图2是本专利技术第一实施例提供的导电层和电磁耦合器件的俯视图。为了清楚的重点说明本专利技术的主要精神，在图2，图3-4以及图6-8和图11中，仅仅导电层30和电磁耦合器件22被示出。在该实施例中，电磁耦合器件22是电感器，例如在图2中，该电感器具有C形图案的顶视图，但本专利技术不限于此。如图2所示，该实施例中集成电路装置1的导电层30作为接地的地层。此外，该实施例中集成电路装置1的导电层30具有中空部30a并且包围电磁耦合器件22。也就是说，导电层30在基底10表面12的垂直投射方向Y上没有与电磁耦合器件22重叠(如图1所示)。因为配置了导电层30的中空部30a，能够获得电磁耦合器件22(即电感器)良好的电感器性能。换句话说，提高了电磁耦合器件22的品质因子Q(qualityfactor)。然而，由于非导电材料层(即中空部30a)正好被放置在电磁耦合器件22的下面，导电层30不能对电磁耦合器件22提供隔离功能，导致电磁耦合器件22产生了很强的电磁耦合。参考图3，图3是本专利技术实施例二提供的导电层和电磁耦合器件的俯视图，其中，电磁耦合器件22是一个电感器，例如图3中的电感器。如图3所示，该实施例中的集成电路装置1的导电层30包括电磁屏蔽层32以及地层34。该电磁屏蔽层32是封闭完整的，所以在基底10的表面12的垂直投射方向Y上电磁耦合器件22与电磁屏蔽层32重叠，即，本文档来自技高网...

【技术保护点】
1.一种集成电路，其特征在于，包括：/n封装的载体，/nIC芯片，设置在所述封装的载体之上，所述IC芯片包括电磁耦合器件；/n电磁屏蔽层，设置在所述封装的载体的表面上，其中所述电磁屏蔽层和所述电磁耦合器件在所述封装的载体的表面的垂直投射方向上部分重叠；/n其中，所述电磁屏蔽层包括对称的放射性图案；/n或者，所述电磁屏蔽层包括对称图案以及围绕所述对称图案的框架图案，所述框架图案以及所述对称图案通过所述对称图案的至少一个支路彼此连接。/n

【技术特征摘要】
20160712 US 62/360,982;20170531 US 15/609,0391.一种集成电路，其特征在于，包括：
封装的载体，
IC芯片，设置在所述封装的载体之上，所述IC芯片包括电磁耦合器件；
电磁屏蔽层，设置在所述封装的载体的表面上，其中所述电磁屏蔽层和所述电磁耦合器件在所述封装的载体的表面的垂直投射方向上部分重叠；
其中，所述电磁屏蔽层包括对称的放射性图案；
或者，所述电磁屏蔽层包括对称图案以及围绕所述对称图案的框架图案，所述框架图案以及所述对称图案通过所述对称图案的至少一个支路彼此连接。


2.根据权利要求1所述的集成电路，其特征在于，所述放射性图案是星形图案或者雪花形图案。


3.根据权利要求1所述的集成电路，其特征在于，所述电磁屏蔽层具有闭环图案，或者，所述电磁屏蔽层具有开环图案。


4.根据权利要求1所述的集成电路，其特征在于，所述电磁屏蔽层是浮接的，或者，所述电磁屏蔽层...

【专利技术属性】
技术研发人员：高瑞智，蔡明达，傅源豫，许志骏，
申请(专利权)人：联发科技股份有限公司，
类型：发明
国别省市：中国台湾;71