绝缘体上硅PMOS器件的制造方法技术

本发明专利技术涉及一种绝缘体上硅PMOS器件的制造方法。该方法包括：获取基底，所述基底包括衬底、衬底上的埋氧层及埋氧层上的半导体层，半导体层中形成有N阱、源极区、漏极区，半导体层上形成有栅极；形成覆盖半导体层和栅极的介质层；在介质层中开设多个通孔，在介质层上形成金属连线层，所述金属连线层通过各通孔中填充的导电介质将源极区、漏极区及栅极引出；在金属连线层上形成钝化层，并通过光刻和刻蚀图形化钝化层，所述刻蚀是干法刻蚀；然后进行热处理工艺，热处理的工艺温度大于420摄氏度。通过提高热处理的工艺温度，有效的提高了PMOS管的背栅开启电压，解决了传统工艺中PMOS器件漏电过大的问题。

【技术实现步骤摘要】
绝缘体上硅PMOS器件的制造方法
本专利技术涉及半导体集成电路
，特别是涉及一种绝缘体上硅PMOS器件的制造方法。
技术介绍
相对于普通的体硅器件，SOI(Silicon-On-Insulator，绝缘体上硅)器件具有隔离效果好,无栓锁效应,抗辐照效果好,寄生电容小,芯片设计面积小等一系列优点。一般SOI包含3个层次：衬底(handlewafer)、衬底上的埋氧层(BOX)和埋氧层上的半导体层(SOI)，对于SOI衬底的PMOS晶体管来说，从底部向上看存在一个寄生器件：寄生器件的栅极为Si衬底，埋氧层为寄生器件的栅氧，寄生器件的源极区和漏极区是半导体层中的P+，半导体层中的N阱是寄生器件的N阱,如果衬底上加电压，可以在N阱靠近埋氧层的地方形成一个沟道，临界形成寄生沟道的电压值称之为背栅开启电压，是SOI器件的一个重要评估参数。背栅开启电压较小时，会出现器件漏电过大的问题(当衬底有一些未知的感应电荷的时候,容易在顶层硅靠近BOX的地方形成寄生沟道，导致正面的器件漏电，从而造成电路实效)。
技术实现思路
基于此，有必要提供一种背栅开启电压足够高的绝缘体上硅PMOS器件的制造方法。一种绝缘体上硅PMOS器件的制造方法，包括：获取基底，所述基底包括衬底、衬底上的埋氧层及埋氧层上的半导体层，所述半导体层中形成有N阱、源极区、漏极区，所述半导体层上形成有栅极；形成覆盖所述半导体层和栅极的介质层；在所述介质层中开设多个通孔，在所述介质层上形成金属连线层，所述金属连线层通过各所述通孔中填充的导电介质将所述源极区、漏极区及栅极引出；在所述金属连线层上形成钝化层，并通过光刻和刻蚀图形化所述钝化层，所述刻蚀是干法刻蚀；图形化所述钝化层后进行热处理，所述热处理的工艺温度大于420摄氏度。在其中一个实施例中，所述热处理的工艺温度为420摄氏度～430摄氏度。在其中一个实施例中，所述热处理是在氮气和氢气的气氛中进行。在其中一个实施例中，所述热处理是使得所述金属连线层与硅形成合金的合金工艺。在其中一个实施例中，所述衬底的电阻率大于100Ω·cm。在其中一个实施例中，所述绝缘体上硅PMOS器件为射频器件。在其中一个实施例中，所述金属连线层包括至少两层结构、且顶层结构为氮化钛，所述刻蚀在刻蚀掉钝化层后继续向下刻蚀去除所述氮化钛。在其中一个实施例中，所述获取基底的步骤还包括：在所述埋氧层上形成浅槽隔离，以对所述半导体层的有源区进行隔离。在其中一个实施例中，所述获取基底的步骤还包括：在所述半导体层中形成轻掺杂漏极；在所述栅极的两侧形成侧墙。在其中一个实施例中，还包括使所述源极区、漏极区及栅极表面形成自对准硅化物的步骤。上述绝缘体上硅PMOS器件的制造方法，通过提高热处理的工艺温度，消除了后段工艺制程中钝化层干法刻蚀带来的电荷在埋氧层和衬底界面处形成的界面态，从而有效提高了PMOS管的背栅开启电压，解决了传统工艺中PMOS器件漏电过大的问题。附图说明图1为一实施例中绝缘体上硅PMOS器件的制造方法流程图；图2为一实施例中PMOS器件背栅开启电压的I-V曲线对比图；图3为一实施例中获取基底的流程图；图4A为一实施例中包括衬底、埋氧层及半导体层的基底的示意图，图4B是对图4A所示的结构上继续形成N阱、源/漏极区、栅极后的示意图；图5是图1所示的步骤S110在一实施例中的子步骤流程图。具体实施方式为了便于理解本专利技术，下面将参照相关附图对本专利技术进行更全面的描述。附图中给出了本专利技术的首选实施例。但是，本专利技术可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本专利技术的公开内容更加透彻全面。除非另有定义，本文所使用的所有的技术和科学术语与属于本专利技术的
的技术人员通常理解的含义相同。本文中在本专利技术的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本专利技术。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本专利技术教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。在此使用的术语的目的仅在于描述具体实施例并且不作为本专利技术的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。这里参考作为本专利技术的理想实施例(和中间结构)的示意图的横截面图来描述专利技术的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本专利技术的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本专利技术的范围。本文所使用的半导体领域词汇为本领域技术人员常用的技术词汇，例如对于P型和N型杂质，为区分掺杂浓度，简易的将P+型代表重掺杂浓度的P型，P型代表中掺杂浓度的P型，P-型代表轻掺杂浓度的P型，N+型代表重掺杂浓度的N型，N型代表中掺杂浓度的N型，N-型代表轻掺杂浓度本文档来自技高网...

【技术保护点】
1.一种绝缘体上硅PMOS器件的制造方法，包括：/n获取基底，所述基底包括衬底、衬底上的埋氧层及埋氧层上的半导体层，所述半导体层中形成有N阱、源极区、漏极区，所述半导体层上形成有栅极；/n形成覆盖所述半导体层和栅极的介质层；/n在所述介质层中开设多个通孔，在所述介质层上形成金属连线层，所述金属连线层通过各所述通孔中填充的导电介质将所述源极区、漏极区及栅极引出；/n在所述金属连线层上形成钝化层，并通过光刻和刻蚀图形化所述钝化层，所述刻蚀是干法刻蚀；/n图形化所述钝化层后进行热处理，所述热处理的工艺温度大于420摄氏度。/n

【技术特征摘要】
1.一种绝缘体上硅PMOS器件的制造方法，包括：
获取基底，所述基底包括衬底、衬底上的埋氧层及埋氧层上的半导体层，所述半导体层中形成有N阱、源极区、漏极区，所述半导体层上形成有栅极；
形成覆盖所述半导体层和栅极的介质层；
在所述介质层中开设多个通孔，在所述介质层上形成金属连线层，所述金属连线层通过各所述通孔中填充的导电介质将所述源极区、漏极区及栅极引出；
在所述金属连线层上形成钝化层，并通过光刻和刻蚀图形化所述钝化层，所述刻蚀是干法刻蚀；
图形化所述钝化层后进行热处理，所述热处理的工艺温度大于420摄氏度。


2.根据权利要求1所述的制造方法，其特征在于，所述热处理的工艺温度为420摄氏度～430摄氏度。


3.根据权利要求2所述的制造方法，其特征在于，所述热处理是在氮气和氢气的气氛中进行。


4.根据权利要求1-3中任一项所述的制造方法，其特征在于，所述热处理是使得所述金属...

【专利技术属性】
技术研发人员：胡金节，
申请(专利权)人：无锡华润上华科技有限公司，
类型：发明
国别省市：江苏;32