一种半导体器件的制造方法技术

本发明专利技术提供了一种半导体器件的制造方法，具体包括：提供衬底，存储区域的衬底上形成有存储晶体管的栅极结构，外围区域的衬底上形成有用以构成外围晶体管的栅极结构的第一层；以上述第一层为上述外围区域的掩膜，对上述存储晶体管的栅极结构两侧的存储区域的衬底上部进行轻掺杂漏的离子注入；以及对上述第一层进行刻蚀，以形成上述外围晶体管的栅极结构。根据本发明专利技术所提供的半导体器件，通过将存储区域的轻掺杂漏离子注入的步骤提前，能够有效地增加存储区域源漏极的离子扩散程度，在不增加额外热预算的前提下，提升存储单元器件的均匀性。

【技术实现步骤摘要】
一种半导体器件的制造方法
本专利技术涉及半导体器件的制造领域，尤其设计一种快闪存储器件的制造方法。
技术介绍
快闪存储器(FlashMemory)由于具有非易失性，易于编程、擦除，使用寿命长，低成本等优点，被广泛应用于各个领域，包括消费电子、网络通信设备、工业仪器仪表嵌入式系统、汽车器件等。现有的快闪存储器结构，以NORFlash结构为例，存在三种不同的栅极：1、存储区域中存储晶体管的浮栅极(FloatingGate，以下简称FG)，为基本的数据存储单元；2、存储区域中存储晶体管的控制栅极(ControlGate，以下简称CG)，位于浮栅极的上方，浮栅极与控制栅极之间为绝缘体，控制栅极对浮栅极中数据的擦除、写入、读取进行控制；3、外围逻辑控制区域中各种器件的栅极(PolyGate，以下简称PG)，可以理解的是，外围逻辑控制区域中的各种器件可以包括高压P型MOS管(HVPMOS)、高压N型MOS管(HVNMOS)、低压P型MOS管(LVPMOS)、低压N型MOS管(LVNMOS)等。现有技术中，控制栅极CG与外围器件栅极PG的多晶硅是同时生长的。考虑到设计规则以及膜层结构的区别，对控制栅极CG与外围器件栅极PG的多晶硅是分开进行刻蚀的，先刻蚀控制栅极CG的多晶硅以形成控制栅极CG，再刻蚀外围器件栅极PG的多晶硅，以形成外围器件栅极PG。刻蚀后的不同栅极结构如图1所示。如图1所示出的，存储区域A的衬底100上中形成有存储晶体管的浮栅极300和控制栅极400，外围逻辑控制区域B的衬底100上形成有各种外围器件栅极500。对于快闪存储器而言，通常需要对存储区域的存储晶体管进行轻掺杂漏(CellLDD)的离子注入，抑制其热电子效应。现有技术中，当控制栅极CG与外围器件栅极PG的多晶硅分别刻蚀完成形成控制栅极CG与外围器件栅极PG后，需要经过栅极再氧化和自对准源极刻蚀、注入、退火的工艺后，再进行存储区域晶体管轻掺杂漏的离子注入的工艺步骤。也就是说，在现有工艺中，在已经形成有自对准源极SAS800后，进行存储区域晶体管轻掺杂漏的离子注入步骤。图2示出了现有技术中对存储区域晶体管进行轻掺杂漏的离子注入的示意图。具体的，需要利用光阻600(PR，PhotoResist)覆盖外围逻辑控制区域B，仅对存储区域A进行轻掺杂漏的离子注入，以在存储晶体管的栅极结构的外侧形成存储单元轻掺杂漏离子CLDD700。现有技术中的这种工艺集成方式在以下两个方面存在改进空间：1、自对准源极刻蚀之后，存储晶体管源极的结构复杂且沟槽中可能存在颗粒缺陷，这些缺陷会阻挡CellLDD的注入；2、CellLDD注入之后的热预算不足，离子注入造成的晶体损伤不能完全修复，而且离子扩散不够均匀。以上两点会导致存储晶体管之间的电性均一性不够好。当同一芯片上的各个存储单元的擦写能力不在同一区间，在严重的情况下，还会导致擦写失效，无法保证器件性能。有鉴于此，亟需要一种半导体器件的制造方法，能够改善现有工艺中快闪存储器的存储单元的轻掺杂漏的离子注入均一性差的问题，能够改善存储单元之间电学均一性差的问题。
技术实现思路
以下给出一个或多个方面的简要概述以提供对这些方面的基本理解。此概述不是所有构想到的方面的详尽综览，并且既非旨在指认出所有方面的关键性或决定性要素亦非试图界定任何或所有方面的范围。其唯一的目的是要以简化形式给出一个或多个方面的一些概念以为稍后给出的更加详细的描述之序。如上所描述的，为了改善现有工艺中快闪存储器的存储单元的轻掺杂漏的离子注入均一性差的问题，能够改善存储单元之间电学均一性差的问题，本专利技术提供了一种半导体器件的制造方法，具体包括：提供衬底，存储区域的衬底上形成有存储晶体管的栅极结构，外围区域的衬底上形成有用以构成外围晶体管的栅极结构的第一层；以上述第一层为上述外围区域的掩膜，对上述存储晶体管的栅极结构两侧的存储区域的衬底上部进行轻掺杂漏的离子注入；以及对上述第一层进行刻蚀，以形成上述外围晶体管的栅极结构。在上述制造方法的一实施例中，可选的，上述制造方法还包括：对上述存储晶体管的栅极结构和上述外围晶体管的栅极结构进行栅极再氧化处理；其中所注入的轻掺杂漏的离子在上述栅极再氧化处理中被热处理。在上述制造方法的一实施例中，可选的，上述制造方法还包括：对对应于上述存储晶体管源极的存储区域的衬底上部进行自对准源极工艺，以形成上述存储晶体管的源极；其中所注入的轻掺杂漏的离子在上述自对准源极工艺中被热处理。在上述制造方法的一实施例中，可选的，上述自对准源极工艺进一步包括：自对准源极刻蚀、自对准源极离子注入和自对准源极退火；其中所注入的轻掺杂漏的离子在上述自对准源极退火中被热处理。在上述制造方法的一实施例中，可选的，提供形成有上述存储晶体管的栅极结构的衬底进一步包括：提供上表面形成有存储晶体管的堆叠栅极层的衬底；以及对上述堆叠栅极层进行刻蚀，以形成上述存储晶体管的栅极结构。在上述制造方法的一实施例中，可选的，提供上表面形成有存储晶体管的堆叠栅极层的衬底进一步包括：在上述存储区域的衬底上表面由下至上依次沉积栅极介电层、浮栅极层、层间介质层和控制栅极层。在上述制造方法的一实施例中，可选的，提供形成有上述第一层的衬底进一步包括：在上述外围区域的衬底上表面由下至上依次沉积栅极介电层和栅极层以构成上述第一层。在上述制造方法的一实施例中，可选的，上述外围区域的栅极介电层和上述存储区域的栅极介电层在同一步骤中形成。在上述制造方法的一实施例中，可选的，上述外围区域的栅极层和上述存储区域的控制栅极层在同一步骤中形成。在上述制造方法的一实施例中，可选的，上述外围区域的栅极层和上述存储区域的控制栅极层为多晶硅。根据本专利技术所提供的半导体器件的制造方法，针对现有CellLDD注入工艺的两个短板，通过将存储区域的轻掺杂漏离子注入的步骤提前，在不改变原有器件的结构和设计、不对现有的离子注入条件进行调整的前提下，一方面使注入前的物理结构更为单一，注入离子被缺陷阻挡的可能性降低，另一方面借助了后道工艺的热预算，对离子注入造成的损伤进行修复，同时使离子扩散更为均匀。最终达到提升存储单元电学均一性的效果，有效提升闪存存储单元的良率和擦写性能。并且，根据本专利技术所提供的半导体器件的制造方法，在对存储区域进行轻掺杂漏的离子注入时，不需要在外围器件区域额外形成光阻，因此，还能够节省一层光罩，能够降低的制造成本。附图说明在结合以下附图阅读本公开的实施例的详细描述之后，能够更好地理解本专利技术的上述特征和优点。在附图中，各组件不一定是按比例绘制，并且具有类似的相关特性或特征的组件可能具有相同或相近的附图标记。图1示出了现有技术中形成控制栅极CG与外围器件栅极PG后的器件结构示意图。图2示出了现有技术中对存储区域进行本文档来自技高网...

【技术保护点】
1.一种半导体器件的制造方法，其特征在于，包括：/n提供衬底，存储区域的衬底上形成有存储晶体管的栅极结构，外围区域的衬底上形成有用以构成外围晶体管的栅极结构的第一层；/n以所述第一层为所述外围区域的掩膜，对所述存储晶体管的栅极结构两侧的存储区域的衬底上部进行轻掺杂漏的离子注入；以及/n对所述第一层进行刻蚀，以形成所述外围晶体管的栅极结构。/n

【技术特征摘要】
1.一种半导体器件的制造方法，其特征在于，包括：
提供衬底，存储区域的衬底上形成有存储晶体管的栅极结构，外围区域的衬底上形成有用以构成外围晶体管的栅极结构的第一层；
以所述第一层为所述外围区域的掩膜，对所述存储晶体管的栅极结构两侧的存储区域的衬底上部进行轻掺杂漏的离子注入；以及
对所述第一层进行刻蚀，以形成所述外围晶体管的栅极结构。


2.如权利要求1所述的制造方法，其特征在于，所述制造方法还包括：
对所述存储晶体管的栅极结构和所述外围晶体管的栅极结构进行栅极再氧化处理；其中
所注入的轻掺杂漏的离子在所述栅极再氧化处理中被热处理。


3.如权利要求1所述的制造方法，其特征在于，所述制造方法还包括：
对对应于所述存储晶体管源极的存储区域的衬底上部进行自对准源极工艺，以形成所述存储晶体管的源极；其中
所注入的轻掺杂漏的离子在所述自对准源极工艺中被热处理。


4.如权利要求3所述的制造方法，其特征在于，所述自对准源极工艺进一步包括：
自对准源极刻蚀、自对准源极离子注入和自对准源极退火；其中
所注入的轻掺杂漏的离子在所述自对准源极退火中被...

【专利技术属性】
技术研发人员：彭翔，陈昊瑜，王奇伟，
申请(专利权)人：上海华力微电子有限公司，
类型：发明
国别省市：上海;31