沟渠式功率电晶体及其制作方法技术

一种沟渠式功率电晶体的制作方法，其主要特征在于利用二次蚀刻并进一步配合绝缘层的沉积制程，而形成栅极沟渠结构，因此，于高温热制程过程中可借由氮化物层的保护，避免其它绝缘层进一步氧化，又可于后续制程过程将该氮化物层移除，而可避免于该栅极沟渠中形成氮化物，造成因氮化物与栅极电极接触或是过于接近产生交互作用而影响元件特性。此外，本发明专利技术还提供一种利用该制作方法制得的沟渠式功率电晶体。

【技术实现步骤摘要】
沟渠式功率电晶体及其制作方法
本专利技术涉及一种功率电晶体及其制作方法，特别是涉及一种沟渠式功率电晶体及其制作方法。
技术介绍
功率电晶体(PowerMOSFET)可应用于数位电路或类比电路，因此，目前已是功率元件的主流而被广泛应用于不同的电子元件。功率电晶体依电流流通路径可分为水平式及垂直式，其中，以垂直式功率电晶体而言，目前常见的则为沟渠式栅极金氧半场效电晶体(TrenchGatePowerMOSFET，或UMOSFET)、V型沟槽金氧半场效电晶体(VMOSFET)，或垂直式双扩散金氧半场效电晶体(VDMOSFET)。而再以沟渠式功率电晶体而言，由于其U型沟渠形状可有效降低导通电阻(on-stateresistance)并可改善电晶体的终端边缘特性(edgeterminationcharacteristics)，也使沟渠式栅极金氧半场效电晶体成为高频低压功率元件的主流。然而，沟渠式功率电晶体虽然可降低导通电阻，但是在阻断模式(blockingmode)操作时，因为需承受所有流经漂移区(如N-typedriftlayer)的正向阻断电压(forwardblockingvoltage)，因此，为了可承受较高的正向阻断电压，就必须降低漂移区的掺杂浓度，但是降低漂移区的掺杂浓度又会提升元件的导通电阻，而不利于元件特性。此外，因为位于沟渠内的栅极电极的体积较大，因此，栅极-漏极电容(gate-to-draincapacitanceCGD)也会较大，也会降低该沟渠式功率电晶体于高频的灵敏度。参阅图1，美国专利第US5998833号公开一种可提升高频特性以及崩溃电压的功率电晶体。功率电晶体的每一个电晶体单元(unitcell)100包含一第一型掺杂，且具有高掺杂浓度(例如N+掺杂)的漏极层(drainlayer)114、一第一型掺杂的漂移区(driftlayer)112、一形成于该漂移区112，且为第二型掺杂(P-type)的井区(baselayer)116、一高掺杂浓度的源极层(sourcelayer)118、分别与该源极层118及漏极层114成欧姆接触的源极电极128b及漏极电极130，及一沟渠结构。该沟渠结构具有相反的两个侧壁120a、一底面120b，一氧化物绝缘层125，该氧化物绝缘层125具有一介于该栅极电极127与沟渠源极电极128a间的绝缘区125a、一栅极电极127，及一沟渠源极电极(trench-basedsourceelectrode)128a。其主要是利用沟渠源极电极128a取代部分的栅极电极，减小栅极-漏极电容(gate-to-draincapacitanceCGD)，以降低元件于高频操作时产生的干扰电流及栅极电荷，而得以在无须牺牲导通电阻的前提下，提升崩溃电压，以及元件于高频的切换速度。
技术实现思路
本专利技术的目的在于提供一种借由制程的设计，提供另一种制作沟渠式功率电晶体的制作方法。于是，本专利技术沟渠式功率电晶体的制作方法，包含以下步骤。步骤A，自半导体基体的顶面向下进行第一次蚀刻，形成多个彼此间隔的上栅极沟渠部，且每一个上栅极沟渠部是由第一围壁所定义。步骤B，于该半导体基体的顶面及所述第一围壁上依序沉积第一绝缘层及第二绝缘层，该第一绝缘层及该第二绝缘层的材料不同，且该第二绝缘层是由氮化物为材料构成，并移除对应位于所述上栅极沟渠部的底部的第二绝缘层，而于每一个上栅极沟渠部的第一绝缘层形成没有被该第二绝缘层覆盖的开口。步骤C，自所述开口向下进行第二次蚀刻，于该半导体基体形成多个分别与所述上栅极沟渠部连通的下栅极沟渠部，且每一个下栅极沟渠部是由第二围壁所定义。步骤D，于对应该半导体基体的顶面、所述上栅极沟渠部的第二绝缘层，及所述第二围壁上沉积第三绝缘层，且该第三绝缘层的材料与该第二绝缘层不同。步骤E，于所述上栅极沟渠部及下栅极沟渠部内填置多晶硅，然后，移除位于所述上栅极沟渠部的多晶硅，令位于所述下栅极沟渠部内的多晶硅形成屏蔽电极。步骤F，形成覆盖该顶面并填置于所述上栅极沟渠部的第四绝缘层，接着，蚀刻移除所述上栅极沟渠部的该第三绝缘层及第四绝缘层至让该第二绝缘层露出，并残留部分的第四绝缘层于所述上栅极沟渠部至与相邻的该屏蔽电极具有预定的厚度。步骤G，蚀刻移除于所述上栅极沟渠部裸露出的第二绝缘层，令被该第二绝缘层遮覆的第一绝缘层露出，再于所述上栅极沟渠部填置多晶硅，令所述多晶硅形成栅极电极。步骤H，利用离子布植于该半导体基体形成位于所述上栅极沟渠部周围的井区及源极，再形成覆盖该半导体基体的顶面的绝缘层，及位于该绝缘层上，与所述源极及所述栅极电极成欧姆接触，并可用以对外电连接的导电单元。较佳地，本专利技术所述沟渠式功率电晶体的制作方法，其中，该步骤A形成的所述上栅极沟渠部的深度介于0.5至1.5um，且该步骤C形成的所述下栅极沟渠部的深度介于0.5至10um。较佳地，本专利技术所述沟渠式功率电晶体的制作方法，其中，该步骤E还进一步移除部分位于所述下栅极沟渠部内的多晶硅，而令该残留于所述下栅极沟渠部内的多晶硅的顶面与该上栅极沟渠部的底部形成一间距。较佳地，本专利技术所述沟渠式功率电晶体的制作方法，其中，该步骤A还包含形成位于所述上栅极沟渠部的最外围的上终端沟渠部，且该上终端沟渠部也是由第一围壁所定义，该步骤C会同时移除对应位于该上终端沟渠部的底部的第二绝缘层，而于该上终端沟渠部的第一绝缘层形成没有被该第二绝缘层覆盖的开口，并于蚀刻后同时形成一与该上终端沟渠部连通的下终端沟渠部，且该下终端沟渠部也是由第二围壁所定义，该步骤D会同时于该上终端沟渠部的第二绝缘层上沉积该第三绝缘层，该步骤E会同时于该上终端沟渠部及下终端沟渠部内填置多晶硅，令填置于该上终端沟渠部及下终端沟渠部内的多晶硅构成导电部，该步骤F形成的该第四绝缘层会同时覆盖该导电部，且经蚀刻后，会同时移除填置于该上终端沟渠部的该第三绝缘及第四绝缘层，令该第二绝缘层及该导电部露出，该步骤G会同时移除该上终端沟渠部部分的第二绝缘层，令被该第二绝缘层遮覆的第一绝缘层露出，且该步骤H形成的该导电单元也会与该导电部电连接。较佳地，本专利技术所述沟渠式功率电晶体的制作方法，其中，该步骤E是在温度介于650至750℃的条件下，利用低压化学气相沉积方式形成由氧化硅构成的该第三绝缘层。较佳地，本专利技术所述沟渠式功率电晶体的制作方法，其中，该步骤F是在温度介于650至750℃的条件下，利用低压化学气相沉积方式形成由氧化硅构成的该第四绝缘层。较佳地，本专利技术所述沟渠式功率电晶体的制作方法，其中，该步骤E还进一步蚀刻移除部分位于所述下栅极沟渠部的多晶硅，而让所述屏蔽电极与对应的上栅极沟渠部的底面产生间距。较佳地，本专利技术所述沟渠式功率电晶体的制作方法，其中，该步骤H还进一步形成位于所述上栅极沟渠部之间，并与该半导体基体成萧特基接触的至少一整流结构。此外，本专利技术的目的在于提供一种具有较佳的耐压性并同时具有低导通电阻的沟渠式功率电晶体。于是，本专利技术的沟渠式功率电晶本文档来自技高网...

【技术保护点】
1.一种沟渠式功率电晶体的制作方法，其特征在于：包含：/n步骤A，自半导体基体的顶面向下进行第一次蚀刻，形成多个彼此间隔的上栅极沟渠部，且每一个上栅极沟渠部是由第一围壁所定义；/n步骤B，于该半导体基体的顶面及所述第一围壁上依序沉积第一绝缘层及第二绝缘层，该第一绝缘层及该第二绝缘层的材料不同，且该第二绝缘层是由氮化物为材料构成，并移除对应位于所述上栅极沟渠部的底部的第二绝缘层，而于每一个上栅极沟渠部的第一绝缘层形成没有被该第二绝缘层覆盖的开口；/n步骤C，自所述开口向下进行第二次蚀刻，于该半导体基体形成多个分别与所述上栅极沟渠部连通的下栅极沟渠部，且每一个下栅极沟渠部是由第二围壁所定义；/n步骤D，于对应该半导体基体的顶面、所述上栅极沟渠部的第二绝缘层，及所述第二围壁上沉积第三绝缘层，且该第三绝缘层的材料与该第二绝缘层不同；/n步骤E，于所述上栅极沟渠部及下栅极沟渠部内填置多晶硅，然后，移除位于所述上栅极沟渠部的多晶硅，令位于所述下栅极沟渠部内的多晶硅形成屏蔽电极；/n步骤F，形成覆盖该顶面并填置于所述上栅极沟渠部的第四绝缘层，接着，蚀刻移除所述上栅极沟渠部的该第三绝缘层及第四绝缘层至让该第二绝缘层露出，并残留部分的第四绝缘层于所述上栅极沟渠部至与相邻的该屏蔽电极之间具有预定的厚度；/n步骤G，蚀刻移除于所述上栅极沟渠部裸露出的第二绝缘层，令被该第二绝缘层遮覆的第一绝缘层露出，再于所述上栅极沟渠部填置多晶硅，令所述多晶硅形成栅极电极；及/n步骤H，利用离子布植于该半导体基体形成位于所述上栅极沟渠部周围的井区及源极，再形成覆盖该半导体基体的顶面的绝缘层，及位于该绝缘层上，与所述源极及所述栅极电极成欧姆接触，并可用以对外电连接的导电单元。/n...

【技术特征摘要】
1.一种沟渠式功率电晶体的制作方法，其特征在于：包含：
步骤A，自半导体基体的顶面向下进行第一次蚀刻，形成多个彼此间隔的上栅极沟渠部，且每一个上栅极沟渠部是由第一围壁所定义；
步骤B，于该半导体基体的顶面及所述第一围壁上依序沉积第一绝缘层及第二绝缘层，该第一绝缘层及该第二绝缘层的材料不同，且该第二绝缘层是由氮化物为材料构成，并移除对应位于所述上栅极沟渠部的底部的第二绝缘层，而于每一个上栅极沟渠部的第一绝缘层形成没有被该第二绝缘层覆盖的开口；
步骤C，自所述开口向下进行第二次蚀刻，于该半导体基体形成多个分别与所述上栅极沟渠部连通的下栅极沟渠部，且每一个下栅极沟渠部是由第二围壁所定义；
步骤D，于对应该半导体基体的顶面、所述上栅极沟渠部的第二绝缘层，及所述第二围壁上沉积第三绝缘层，且该第三绝缘层的材料与该第二绝缘层不同；
步骤E，于所述上栅极沟渠部及下栅极沟渠部内填置多晶硅，然后，移除位于所述上栅极沟渠部的多晶硅，令位于所述下栅极沟渠部内的多晶硅形成屏蔽电极；
步骤F，形成覆盖该顶面并填置于所述上栅极沟渠部的第四绝缘层，接着，蚀刻移除所述上栅极沟渠部的该第三绝缘层及第四绝缘层至让该第二绝缘层露出，并残留部分的第四绝缘层于所述上栅极沟渠部至与相邻的该屏蔽电极之间具有预定的厚度；
步骤G，蚀刻移除于所述上栅极沟渠部裸露出的第二绝缘层，令被该第二绝缘层遮覆的第一绝缘层露出，再于所述上栅极沟渠部填置多晶硅，令所述多晶硅形成栅极电极；及
步骤H，利用离子布植于该半导体基体形成位于所述上栅极沟渠部周围的井区及源极，再形成覆盖该半导体基体的顶面的绝缘层，及位于该绝缘层上，与所述源极及所述栅极电极成欧姆接触，并可用以对外电连接的导电单元。


2.根据权利要求1所述沟渠式功率电晶体的制作方法，其特征在于：该步骤A形成的所述上栅极沟渠部的深度介于0.5至1.5um，且该步骤C形成的所述下栅极沟渠部的深度介于0.5至10um。


3.根据权利要求1所述沟渠式功率电晶体的制作方法，其特征在于：该步骤E还进一步移除部分位于所述下栅极沟渠部内的多晶硅，而令该残留于所述下栅极沟渠部内的多晶硅的顶面与该上栅极沟渠部的底部之间形成间距。


4.根据权利要求1所述沟渠式功率电晶体的制作方法，其特征在于：该步骤A还包含形成位于所述上栅极沟渠部的最外围的上终端沟渠部，且该上终端沟渠部也是由第一围壁所定义，该步骤C会同时移除对应位于该上终端沟渠部的底部的第二绝缘层，而于该上终端沟渠部的第一绝缘层形成没有被该第二绝缘层覆盖的开口，并于蚀刻后同时形成与该上终端沟渠部连通的下终端沟渠部，且该下终端沟渠部也是由第二围壁所定义，该步骤D会同时于该上终端沟渠部的第二绝缘层上沉积该第三绝缘层，该步骤E会同时于该上终端沟渠部及下终端沟渠部内填置多晶硅，令填置于该上终端沟渠部及下终端沟渠部内的多晶硅构成导电部，该步骤F形成的该第四绝...

【专利技术属性】
技术研发人员：李柏贤，叶人豪，邱信谚，
申请(专利权)人：力源半导体股份有限公司，
类型：发明
国别省市：中国台湾;71