记忆体元件阵列制造技术

一种记忆体元件阵列包含多条位元线、多条字线及多个晶体管。多条字线与位元线交错且电性绝缘；多个晶体管各包含源/漏极及栅极；各晶体管的源/漏极电性连接位元线的其中一者；栅极电性连接字线的其中一者；晶体管的栅极的至少二者具有不同的长度。在测试记忆体元件阵列时，可以取得更多的记忆体元件数据。

【技术实现步骤摘要】
【国外来华专利技术】记忆体元件阵列
本揭示内容是有关于一种记忆体元件阵列。
技术介绍
记忆体是用以储存数据的半导体元件，主要可分为非挥发性记忆体与挥发性记忆体。随着科技的蓬勃发展，产业对于记忆体性能需求也逐渐提升，例如高可靠度、高擦写次数、快速的储存速度以及大容量等。因此，半导体产业持续开发各种技术以缩减元件尺寸，并增加记忆体的元件密度。在现有技术中，如图1A所示，一片晶圆包含了多个标准记忆体产品晶片Cp1、Cp2、Cp4，其以切割线S1及S2相隔。为了进一步了解记忆体晶片里的记忆体元件的特性，会在晶圆中设置至少一个测试晶片(TestChip)，例如测试晶片Cp3，且其包含多个记忆体测试阵列，例如A11、A21、Ax1、A1y、A2y、Axy等。图1B为图1A中测试晶片Cp3的局部放大示意图。如图1B所示，记忆体测试阵列A11、A12、A21、A22中的每一个包含记忆体元件阵列10，且记忆体元件阵列10包含多个记忆体元件(未示出)，例如，每个记忆体元件阵列10可以包含100个记忆体元件。每个记忆体元件阵列10具有各自的测试垫，用以检测记忆体元件阵列10中记忆体元件的特性。以具有100个记忆体元件的记忆体元件阵列10为例，其测试垫至少需包含10个字元信号垫(如导电垫1A～1L)及10个位元信号垫(例如导电垫2A～2L)，以存取到记忆体元件阵列10里的100个单独记忆体元件，并检测其特性。在现有技术中，记忆体元件阵列10里的各个单独记忆体元件为彼此相同，因此，此种记忆体元件阵列又可称为记忆体单元件阵列(Singledevicearray)。然而，在测试记忆体单元件阵列时，只能获取单一设计的记忆体元件的测试数据。因此，如何在测试晶片Cp3的有限空间中容纳多种不同设计特征的记忆体元件是目前待解决的技术问题之一。
技术实现思路
本揭示内容提供一种记忆体元件阵列，其包含多条位元线、多条字线及多个晶体管。多条字线与位元线交错且电性绝缘；多个晶体管各包含源/漏极及栅极；各晶体管的源/漏极电性连接位元线的其中一者；栅极电性连接字线的其中一者；晶体管的栅极的至少二者具有不同的长度。根据本揭示内容的某些实施方式，晶体管的栅极的至少二者具有不同的宽度。根据本揭示内容的某些实施方式，位元线的其中一者还包含相变化记忆体元件(PhaseChangeMemory；PCM)。根据本揭示内容的某些实施方式，位元线的至少二者分别还包含相变化记忆体元件。根据本揭示内容的某些实施方式，各位元线还包含相变化记忆体元件。根据本揭示内容的某些实施方式，相变化记忆体元件各包含加热器及相变化材料层，相变化材料层位于加热器上方，且具有与加热器接触的截面，截面的面积的至少二者具有不同大小。根据本揭示内容的某些实施方式，相变化材料层的至少二者具有不同的厚度。根据本揭示内容的某些实施方式，还包含导线，电性连接字线的二者。附图说明当读到随附的附图时，从以下详细的叙述可充分了解本揭示内容的各方面。值得注意的是，根据工业上的标准实务，各种特征不是按比例绘制。事实上，为了清楚的讨论，各种特征的尺寸可任意增加或减少。图1A绘示现有技术的记忆体产品晶片及测试晶片上视图；图1B为图1A中记忆体测试晶片的局部放大示意图；图2A绘示记忆体单元件阵列；图2B展示图2A的记忆体单元件阵列的设计特征；图3A绘示记忆体单元件阵列；图3B展示图3A的记忆体单元件阵列的设计特征；图4A是绘示根据本揭示内容的一实施例的记忆体多元件阵列的示意图；图4B展示图4A的记忆体多元件阵列的设计特征；图5A是绘示根据本揭示内容的一实施例的记忆体多元件阵列的示意图；图5B展示图5A的记忆体多元件阵列的设计特征；图6A是绘示根据本揭示内容的一实施例的记忆体多元件阵列的示意图；图6B展示图6A的记忆体多元件阵列的设计特征；图7绘示根据本揭示内容的某些实施方式的记忆体测试阵列示意图；图8绘示根据本揭示内容的某些实施方式的记忆体测试阵列示意图。【符号说明】1A、1B、1C、1D、1E、1F、1G、1H、1I、1J、1K、1L、2A、2B、2C、2D、2E、2F、2G、2H、2I、2J、2K、2L导电垫10、10A记忆体元件阵列10’、10A’、10B’记忆体多元件阵列11A、11B、11C、11D、11E、11F、11G、11H、11I、11J、11K、11L第一导电垫12A、12B、12C、12D、12E、12F、12G、12H、12I、12J、12K、12L第一共用导电垫13A、13B、13C、13D、13E、13F、13G、13H、13I、13J、13K、13L第二导电垫14A、14B、14C、14D、14E、14F、14G、14H、14I、14J、14K、14L第二共用导电垫15A、15B、15C、15D、15E、15F、15G、15H、15I、15J、15K、15L第三导电垫20、21、22、23、24、25记忆体元件100、200记忆体测试阵列110第一记忆体阵列121第一端122第二端130第二记忆体阵列141第一端142第二端150第三记忆体阵列210、212、220、230、232、240、252导线800、800P记忆体单元件子阵列900、900P记忆体多元件子阵列A11、A12、A21、A22、Ax1、A1y、A2y、Axy记忆体测试阵列BL、BL1～BL10位元线BL’、BL1’～BL10’位元线Cp1、Cp2、Cp4记忆体产品晶片Cp3测试晶片PCM、PCM1～10相变化记忆体元件S1、S2切割道MOS、MOS1～6、MOS6’、MOS7～11晶体管WL1～6、WL6’、WL7～11字线具体实施方式以下将以附图揭露本揭示内容的多个实施方式，为明确说明起见，许多实务上的细节将在以下叙述中一并说明。然而，应了解到，这些实务上的细节不应用以限制本揭示内容。也就是说，在本揭示内容部分实施方式中，这些实务上的细节是非必要的。并且为求清楚说明，元件的大小或厚度可能夸大显示，并未依照原尺寸作图。此外，为简化图示起见，一些已知惯用的结构与元件在图示中将以简单示意的方式绘示。在本文中使用空间相对用语，例如“下方”、“之下”、“上方”、“之上”等，这是为了便于叙述一元件或特征与另一元件或特征之间的相对关系，如图中所绘示。这些空间上的相对用语的真实意义包含其他的方位。例如，当图示上下翻转180度时，一元件与另一元件之间的关系，可能从“下方”、“之下”变成“上方”、“之上”。此外，本文中所使用的空间上的相对叙述也应作同样的解释。本揭示内容揭示了一种记忆体测试阵列以及用于记本文档来自技高网...

【技术保护点】
1.一种记忆体元件阵列，其特征在于，包含：/n多条位元线；/n多条字线，与该些位元线交错且电性绝缘；以及/n多个晶体管，各包含一源/漏极及一栅极，各该晶体管的该源/漏极电性连接该些位元线的其中一者，该栅极电性连接该些字线的其中一者，/n其中，该些晶体管的该些栅极的至少二者具有不同的长度。/n

【技术特征摘要】
【国外来华专利技术】1.一种记忆体元件阵列，其特征在于，包含：
多条位元线；
多条字线，与该些位元线交错且电性绝缘；以及
多个晶体管，各包含一源/漏极及一栅极，各该晶体管的该源/漏极电性连接该些位元线的其中一者，该栅极电性连接该些字线的其中一者，
其中，该些晶体管的该些栅极的至少二者具有不同的长度。


2.根据权利要求1所述的记忆体元件阵列，其特征在于，该些晶体管的该些栅极的至少二者具有不同的宽度。


3.根据权利要求1所述的记忆体元件阵列，其特征在于，该些位元线的其中一者还包含一相变化记忆体元件。


4.根据权利要求1所述的记忆体元件阵列，其特征在于，该些位元...

【专利技术属性】
技术研发人员：刘峻志，廖昱程，邱泓瑜，李宜政，
申请(专利权)人：江苏时代全芯存储科技股份有限公司，江苏时代芯存半导体有限公司，
类型：发明
国别省市：江苏;32