用于改进锁频环的锁定时间的装置制造方法及图纸

提供了一种装置，该装置包括：锁频环(FLL)，该FLL包括振荡器，该振荡器包括多个延迟级，其中，对每个延迟级的输出进行计数以确定FLL的频率；以及一个或多个电路，一个或多个电路耦合到FLL以根据FLL的所确定的频率来调整到FLL的电源。

【技术实现步骤摘要】
【国外来华专利技术】用于改进锁频环的锁定时间的装置相关申请的交叉引用本申请要求于2018年3月22日提交的、申请号为15/933,235的、并且题为“APPARATUSTOIMPROVELOCKTIMEOFAFREQUENCYLOCKEDLOOP(用于改进锁频环的锁定时间的装置)”的美国专利申请的优先权，该美国专利申请通过引用以其全文合并于此，用于所有目的。
技术介绍
数字锁相环(PLL)、延迟锁定环(DLL)和锁频环(FLL)当前依赖于粗略和精细频带的组合来实现感兴趣的频率和/或延迟范围和分辨率。基于目标频率的延迟范围和分辨率要求，存在范围从几百纳秒到几毫秒的校准成本。通常在给定温度下在锁相或锁频过程期间进行校准，并且可能需要以足够精细代码范围的形式或者以危险替代方案(例如，跳跃粗略频带，其将在PLL/DLL/FLL的输出处表现为不期望的抖动)的形式来考虑由于温度漂移而引起的任何频率变化。附图说明通过下面给出的具体实施方式和本公开的各种实施例的附图，将更全面地理解本公开的实施例，然而，不应当将本公开限制于特定实施例，而是仅用于解释和理解。图1示出了根据本公开的一些实施例的用于改进锁频环(FLL)的锁定时间的装置的高级架构。图2示出了根据本公开的一些实施例的用于改进FLL的锁定时间的装置。图3A示出了根据本公开的一些实施例的具有数模转换器(DAC)的装置，所述数模转换器用于调整对FLL的振荡器的供电以改进FLL的锁定时间。图3B示出了根据本公开的一些实施例的具有有限状态机的装置，所述有限状态机用于调整对FLL的振荡器的供电以改进FLL的锁定时间。图4示出了根据本公开的一些实施例的包括基于电流镜的DAC的装置，所述基于电流镜的DAC用于控制对FLL的振荡器的供电以改进FLL的锁定时间。图5示出了根据本公开的一些实施例的具有可调谐性的振荡器的延迟级。图6示出了根据本公开的一些实施例的使用时序图的FLL锁定方案的高级微架构。图7A示出了显示现有全数字锁相环中的分带(banding)的曲线图。图7B示出了显示使用各种实施例的装置的无分带(nobanding)的曲线图。图8示出了根据一些实施例的用于在改进对FLL的锁定时间时实现基本上为零或零的平均频率误差的装置。图9示出了根据本公开的一些实施例的具有用于改进FLL的锁定时间的装置的智能设备或计算机系统或SoC(片上系统)。具体实施方式一些实施例描述了一种用于锁频环的快速电压和频率调整装置，其中，快速电压和频率调整装置应用无电容器低压降(LDO)调节器。在一些实施例中，使用FLL的环形振荡器中的多个分接头(tap)之间的相位差来避免同步损失，同时提供有效的精细计数分辨率。例如，通过使用环形振荡器中的多个分接头来确定FLL的频率，实现了0.1的计数分辨率，这对于5级环形振荡器得到+/-0.1计数误差。这里，术语“分接头”通常指代与形成环形振荡器的延迟级的输出相对应的节点。一些实施例描述了一种使用多个格雷码计数器以高精度产生快速锁定(例如，在5GHz下针对0.1％的准确度，300ns的锁定时间)的装置。格雷码计数器对来自环形振荡器的分接头的、有相位间隔的那些时钟的两个边沿都进行计数。各种实施例的装置导致校准后功率降低以产生具有低功率的时钟源(例如，在3.2GHz下观察到小于400μA的电流消耗)。各种实施例的装置避免了对分带的需要，并且避免了必须考虑温度漂移，同时与使用分带并且具有较长锁定时间的当前方案相比，显著地提高了频率分辨率和锁定时间。从各个附图和实施例中，其他技术效果将是明显的。在以下描述中，讨论了许多细节以提供对本公开的实施例的更透彻的解释。然而，对于本领域技术人员来说显而易见的是，可以在没有这些具体细节的情况下实践本公开的实施例。在其他实例中，为了避免使本公开的实施例难以理解，以框图形式示出了公知的结构和器件，而不是详细地示出。注意，在实施例的对应附图中，信号用线表示。一些线可以较粗以指示更多成分的信号路径，和/或在一个或多个端部处具有箭头，以指示主要信息流方向。这些指示不是限制性的。相反，结合一个或多个示例性实施例使用这些线，以便于更容易地理解电路或逻辑单元。如设计需要或偏好所指示的，任何所表示的信号实际上可以包括可以在任一方向上行进并且可以用任何合适类型的信号方案来实现的一个或多个信号。在整个说明书和权利要求书中，术语“连接”是指直接连接，例如在被连接的事物之间的电气、机械或磁连接，而没有任何中间器件。术语“耦合”是指直接或间接连接，例如在被连接的事物之间的直接电气、机械或磁连接，或者通过一个或多个无源或有源中间器件的间接连接。这里，术语“相邻”通常是指事物的位置与另一事物邻近(例如，紧邻于它们之间的一个或多个事物或接近于它们之间的一个或多个事物)或邻接另一事物(例如，与其毗连)。术语“电路”或“模块”可以指代被布置为彼此协作以提供期望功能的一个或多个无源和/或有源组件。术语“信号”可以指代至少一个电流信号、电压信号、磁信号或数据/时钟信号。“一”、“一个”和“该”的含义包括复数引用。“在......中”的含义包括“在......中”和“在......上”。术语“按比例缩放”通常是指将设计(示意图和布局)从一种工艺技术转换为另一种工艺技术，并随之减小其布局面积。术语“按比例缩放”通常还指代缩小同一技术节点内的布局和器件。术语“按比例缩放”还可以指代相对于另一参数(例如，电源电平)调整(例如，减慢或加快，即分别按比例缩小或按比例放大)信号频率。术语“基本上”、“接近”、“近似”、“附近”和“大约”通常是指在目标值的+/-10％以内。除非另有说明，否则使用序数形容词“第一”、“第二”和“第三”等来描述共同的对象，仅表示相似对象的不同实例正在被引用，而不是旨在暗示这样描述的对象必须在时间上、空间上、按照排名或以任何其他方式处于给定顺序。为了本公开的目的，短语“A和/或B”和“A或B”是指(A)、(B)或(A和B)。为了本公开的目的，短语“A、B和/或C”是指(A)、(B)、(C)、(A和B)、(A和C)、(B和C)、或(A、B和C)。在说明书和权利要求书中的术语“左”、“右”、“前”、“后”、“顶部”、“底部”、“之上”、“之下”等(如果存在的话)被用于描述的目的，而并不一定用于描述永久相对位置。应当指出，附图中具有与任何其他附图中的元件相同的附图标记(或名称)的那些元件可以以与所描述的方式类似的任何方式操作或起作用，但不限于此。为了实施例的目的，这里描述的各种电路和逻辑块中的晶体管是金属氧化物半导体(MOS)晶体管或其衍生物，其中MOS晶体管包括漏极、源极、栅极和体端子。晶体管和/或MOS晶体管衍生物还包括三栅极晶体管(Tri-Gate)和FinFET晶体管、栅极环绕式圆柱晶体管、隧穿FET(TFET)、方线或矩形带状晶体管、铁电FET(FeFET)或其他实现晶体管功能的器件(例如，碳纳米管或自本文档来自技高网...

【技术保护点】
1.一种装置，包括：/n环形振荡器，所述环形振荡器包括延迟级，所述延迟级包括第一延迟级和第二延迟级，其中，所述环形振荡器耦合到电源轨；以及/n多个计数器，所述多个计数器包括第一组计数器和第二组计数器，其中，所述第一组计数器耦合到所述第一延迟级，并且其中，第二组计数器耦合到所述第二延迟级。/n

【技术特征摘要】
【国外来华专利技术】20180322 US 15/933,2351.一种装置，包括：
环形振荡器，所述环形振荡器包括延迟级，所述延迟级包括第一延迟级和第二延迟级，其中，所述环形振荡器耦合到电源轨；以及
多个计数器，所述多个计数器包括第一组计数器和第二组计数器，其中，所述第一组计数器耦合到所述第一延迟级，并且其中，第二组计数器耦合到所述第二延迟级。


2.根据权利要求1所述的装置，其中，所述第一组计数器或所述第二组计数器包括：
第一计数器，所述第一计数器具有时钟输入，所述时钟输入耦合到所述第一延迟级的输出；以及
第二计数器，所述第二计数器具有反相时钟输入，所述反相时钟输入耦合到所述第一延迟级的所述输出。


3.根据权利要求2所述的装置，其中，所述第一计数器和所述第二计数器分别包括第一格雷码计数器和第二格雷码计数器。


4.根据权利要求1至3中任一项所述的装置，包括加法器，所述加法器耦合到所述第一组计数器和所述第二组计数器的输出。


5.根据权利要求4所述的装置，其中，所述加法器包括进位保存加法器。


6.根据权利要求4所述的装置，包括比较器，所述比较器用于将所述加法器的输出与阈值数进行比较。


7.根据权利要求6所述的装置，包括有限状态机，所述有限状态机用于接收所述比较器的输出。


8.根据权利要求6所述的装置，其中，所述阈值数对应于锁频环的期望频率。


9.根据权利要求1至3中任一项所述的装置，其中，所述电源轨耦合到低压降(LDO)调节器。


10.根据权利要求9所述的装置，包括一个或多个电路，所述一个或多个电路用于接收所述环形振荡器的输出，并且根据所述环形振荡器的所述输出和锁频环的期望频率来调整所述LDO调节器的比较器的阈值电压。


11.根据权利要求10所述的装置，其中，所述一个或多个电路包括计数器，所述计数器具有时钟输入和复位输入，其中，所述时钟输入耦合到所述环形振荡器的输出，并且其中，所述复位输入耦合到可编程输入。


12.根据权利要求11所述的装置，其中，所述一个或多个电路包括求和器，所述求和器耦合到所述计数器，其中，所述求和器用于接收锁频环的期望频率，并且用于加上与所述环形振荡器的当前频率相关联的误差量。


13.根据权利要求1至3中任一项所述的装置，其中，所述电源轨耦合到数模转换器(DAC)。


14.一种装置，包括：
锁频环(FLL)，所述FLL包括振荡器，所述振荡器包括多个延迟级，其中，对每个延迟...

【专利技术属性】
技术研发人员：普拉文·摩萨利坎蒂，王琪，马克·L·内登加德，沃恩·J·格罗斯尼克，纳赛尔·库尔德，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国;US