积和运算器、神经形态器件及积和运算器的使用方法技术

本发明专利技术提供在应用于神经网络的情况下，能够抑制大幅损坏神经网络的性能的可能性的积和运算器、神经形态器件及积和运算器的使用方法。积和运算器(1)具备积运算部(10)、和运算部(11)，积运算部(10)具备多个积运算元件(10AA)～(10AC)，多个积运算元件(10AA)～(10AC)各自为电阻变化元件。和运算部(11)具备检测来自多个积运算元件(10AA)～(10AC)的输出的合计值的输出检测器(11A)，上述电阻变化元件具备熔断部(AC1)，熔断部(AC1)在来自上述电阻变化元件的输出电流增加的故障产生于该电阻变化元件的情况下断线。

【技术实现步骤摘要】
【国外来华专利技术】积和运算器、神经形态器件及积和运算器的使用方法
本专利技术涉及积和运算器、神经形态器件及积和运算器的使用方法。本申请基于2017年12月28日申请于日本的专利申请2017-254701号主张优先权，并将其内容在此引用。
技术介绍
目前，已知有RRAM(注册商标)基础模拟神经形态系统中的用于灰度图像识别的最佳化的学习计划(scheme)(例如参照非专利文献1)。该文献中记载有模拟神经形态系统以组装的电阻式开关存储阵列为基础进行开发的内容。该文献中，新的训练计划为了通过利用段化的突触的举动将模拟系统的性能最佳化而提出。另外，该文献中，该计划相对于灰度图像识别适用。另外，进行着使用电阻变化元件的阵列来实现模仿神经系统的神经网络的研究。神经形态器件(NMD)中，从前一阶段向下一阶段施加权重并进行累加的积和运算。因此，组合多个电阻连续地变化的电阻变化元件，以各自的电阻值为权重进行相对于输入信号的积运算，并取得从其输出的电流的总和，由此，进行和运算的各种各样的类型的积和运算器、及利用了该积和运算器的NMD的开发不断进展。现有技术文献专利文献专利文献1：国际公开第2017/183573号非专利文献非专利文献1：ZheChen等著，“RRAM基础模拟神经形态系统中的用于灰度图像识别的最佳化的学习计划(OptimizedLearningSchemeforGrayscaleImageRecognitioninaRRAMBasedAnalogNeuromorphicSystem)”，2015年，IEEE，p.17.7.1-p.17.7.4
技术实现思路
专利技术所要解决的课题但是，非专利文献1中，未研究探测可能大幅损坏神经网络的性能的故障的方法。如果电阻变化元件故障，且电阻变小，则积和运算时故障的电阻变化元件的权重可能大幅影响网络。因此，神经网络中避免短路引起的电阻变化元件的故障是非常重要的。鉴于上述的问题点，本专利技术的目的在于，提供在应用于神经网络的情况下，能够抑制产生元件故障时大幅损坏神经网络的性能的可能性的积和运算器、神经形态器件及积和运算器的使用方法。用于解决课题的方案本专利技术的一个方式提供一种积和运算器，其具备积运算部、和运算部，所述积运算部具备多个积运算元件，所述多个积运算元件各自为电阻变化元件，所述和运算部具备检测来自所述多个积运算元件的输出的合计值的输出检测器，所述电阻变化元件具备熔断部，所述熔断部在来自所述电阻变化元件的输出电流增加的故障产生于所述电阻变化元件的情况下断线。本专利技术的一个方式的积和运算器中，也可以是，所述熔断部断线之后的来自所述电阻变化元件的所述输出电流比所述电阻变化元件的正常工作时的来自所述电阻变化元件的所述输出电流减少。本专利技术的一个方式的积和运算器中，也可以是，所述电阻变化元件具有写入端子、共用端子、读出端子。本专利技术的一个方式的积和运算器中，也可以是，所述熔断部具备于所述读出端子。本专利技术的一个方式的积和运算器中，也可以是，所述熔断部具备于所述共用端子。本专利技术的一个方式的积和运算器中，也可以是，所述电阻变化元件为呈现磁阻效应的磁阻效应元件，所述磁阻效应元件具有：具有磁壁的磁化自由层、磁化方向被固定的磁化固定层、被所述磁化自由层与所述磁化固定层夹持的非磁性层。本专利技术的一个方式的积和运算器中，也可以是，所述读出端子还具备配线部，所述输出电流按照所述配线部、所述熔断部的顺序或所述熔断部、所述配线部的顺序在所述配线部和所述熔断部流通，与所述输出电流流通的方向垂直的所述熔断部的截面面积比与所述输出电流流通的方向垂直的所述配线部的截面面积小。本专利技术的一个方式的积和运算器中，也可以是，所述读出端子还具备配线部，所述输出电流按照所述配线部、所述熔断部的顺序或所述熔断部、所述配线部的顺序在所述配线部和所述熔断部流通，在所述输出电流增加的故障产生于所述电阻变化元件的情况下，所述熔断部比所述配线部容易断线。本专利技术的一个方式的积和运算器中，也可以是，所述读出端子还具备配线部，所述输出电流按照所述配线部、所述熔断部的顺序或所述熔断部、所述配线部的顺序在所述配线部和所述熔断部流通，所述熔断部的材料的熔点比所述配线部的材料的熔点低。本专利技术的一个方式的积和运算器中，也可以是，所述电阻变化元件还具有写入端子、共用端子、读出端子，所述熔断部配置于比所述磁化固定层更靠所述读出端子的一侧。本专利技术的一个方式的积和运算器中，也可以是，所述电阻变化元件还具有将写入端子或共用端子与读出端子连接的通路，所述通路具备小径部和大径部，所述输出电流按照所述小径部、所述大径部的顺序或所述大径部、所述小径部的顺序在所述小径部和所述大径部流通，所述小径部作为所述熔断部发挥作用。本专利技术的一个方式的积和运算器中，也可以是，所述共用端子(AB)具备小径部和大径部，所述输出电流按照所述小径部、所述大径部的顺序或所述大径部、所述小径部的顺序在所述小径部和所述大径部流通，所述小径部作为所述熔断部发挥作用。本专利技术的一个方式的积和运算器中，也可以是，所述共用端子还具备配线部，所述输出电流按照所述配线部、所述熔断部的顺序或所述熔断部、所述配线部的顺序在所述配线部和所述熔断部流通，与所述输出电流流通的方向垂直的所述熔断部的截面面积比与所述输出电流流通的方向垂直的所述配线部的截面面积小。本专利技术的一个方式的积和运算器中，也可以是，所述共用端子还具备配线部，所述输出电流按照所述配线部、所述熔断部的顺序或所述熔断部、所述配线部的顺序在所述配线部和所述熔断部流通，在所述输出电流增加的故障产生于所述电阻变化元件的情况下，所述熔断部比所述配线部容易断线。本专利技术的一个方式的积和运算器中，也可以是，所述共用端子还具备配线部，所述输出电流按照所述配线部、所述熔断部的顺序或所述熔断部、所述配线部的顺序在所述配线部和所述熔断部流通，所述熔断部的材料的熔点比所述配线部的材料的熔点低。本专利技术的一个方式的积和运算器中，也可以是，所述电阻变化元件还具有将写入端子或共用端子与读出端子连接的通路及低熔点材料层，所述输出电流按照所述通路、所述低熔点材料层的顺序或所述低熔点材料层、所述通路的顺序在所述通路和所述低熔点材料层流通，所述低熔点材料层作为所述熔断部发挥作用。本专利技术的一个方式的积和运算器中，也可以是，所述电阻变化元件还具有将写入端子或共用端子与读出端子连接的通路，所述通路具备配线材料部和具有比所述配线材料部低的熔点的低熔点材料部，所述输出电流按照所述配线材料部、所述低熔点材料部的顺序或所述低熔点材料部、所述配线材料部的顺序在所述配线材料部和所述低熔点材料部流通，所述低熔点材料部作为所述熔断部发挥作用。本专利技术的一个方式的神经形态器件具备所述积和运算器。本专利技术的一个方式的神经形态器件具备所述积和运算器，所述电阻变化元件具有写入端子、共用端子、及读出端子，并且所述电阻变化元件是具有拥有磁壁的磁化自由层、磁化方向被固定的本文档来自技高网...

【技术保护点】
1.一种积和运算器，其中，/n具备积运算部及和运算部，/n所述积运算部具备多个积运算元件，/n所述多个积运算元件各自为电阻变化元件，/n所述和运算部具备检测来自所述多个积运算元件的输出的合计值的输出检测器，/n所述电阻变化元件具备熔断部，/n所述熔断部在来自所述电阻变化元件的输出电流增加的故障产生于所述电阻变化元件的情况下断线。/n

【技术特征摘要】
【国外来华专利技术】20171228 JP 2017-2547011.一种积和运算器，其中，
具备积运算部及和运算部，
所述积运算部具备多个积运算元件，
所述多个积运算元件各自为电阻变化元件，
所述和运算部具备检测来自所述多个积运算元件的输出的合计值的输出检测器，
所述电阻变化元件具备熔断部，
所述熔断部在来自所述电阻变化元件的输出电流增加的故障产生于所述电阻变化元件的情况下断线。


2.根据权利要求1所述的积和运算器，其中，
所述熔断部断线之后的来自所述电阻变化元件的所述输出电流比所述电阻变化元件的正常工作时的来自所述电阻变化元件的所述输出电流减少。


3.根据权利要求1或2所述的积和运算器，其中，
所述电阻变化元件具有写入端子、共用端子、及读出端子。


4.根据权利要求3所述的积和运算器，其中，
所述熔断部具备于所述读出端子。


5.根据权利要求3所述的积和运算器，其中，
所述熔断部具备于所述共用端子。


6.根据权利要求1或2所述的积和运算器，其中，
所述电阻变化元件为呈现磁阻效应的磁阻效应元件，
所述磁阻效应元件具有：
具有磁壁的磁化自由层；
磁化方向被固定的磁化固定层；以及
被所述磁化自由层与所述磁化固定层夹持的非磁性层。


7.根据权利要求4所述的积和运算器，其中，
所述读出端子还具备配线部，
所述输出电流按照所述配线部、所述熔断部的顺序或所述熔断部、所述配线部的顺序在所述配线部和所述熔断部流通，
与所述输出电流流通的方向垂直的所述熔断部的截面面积比与所述输出电流流通的方向垂直的所述配线部的截面面积小。


8.根据权利要求4所述的积和运算器，其中，
所述读出端子还具备配线部，
所述输出电流按照所述配线部、所述熔断部的顺序或所述熔断部、所述配线部的顺序在所述配线部和所述熔断部流通，
在所述输出电流增加的故障产生于所述电阻变化元件的情况下，所述熔断部比所述配线部容易断线。


9.根据权利要求4所述的积和运算器，其中，
所述读出端子还具备配线部，
所述输出电流按照所述配线部、所述熔断部的顺序或所述熔断部、所述配线部的顺序在所述配线部和所述熔断部流通，
所述熔断部的材料的熔点比所述配线部的材料的熔点低。


10.根据权利要求6所述的积和运算器，其中，
所述电阻变化元件还具有写入端子、共用端子、及读出端子，
所述熔断部配置于比所述磁化固定层更靠所述读出端子的一侧。


11.根据权利要求3所述的积和运算器，其中，
所述电阻变化元件还具有将写入端子或共用端子与读出端子连接的通路，
所述通路具备小径部和大径部，
所述输出电流按照所述小径部、所述大径部的顺序或所述大径部、所述小径部的顺序在所述小径部和所述大径部流通，
所述小径部作为所述熔断部发挥作用。

【专利技术属性】
技术研发人员：柴田龙雄，
申请(专利权)人：TDK株式会社，
类型：发明
国别省市：日本;JP