成像元件制造技术

本公开一个实施方案的成像元件通过依次层叠第一基板、第二基板和第三基板构成。包括执行光电转换的传感器像素的第一基板和包括读出电路的第二基板通过设置在层间绝缘膜内的第一贯通配线彼此电气连接。第二基板和包括逻辑电路的第三基板通过焊盘电极之间的接合或贯通半导体基板的第二贯通配线彼此电气连接。

【技术实现步骤摘要】
【国外来华专利技术】成像元件
本公开涉及一种成像元件。
技术介绍
通过引入微细工艺和提高封装密度，已经实现了具有二维构造的成像元件的每像素的面积的减小。近年来，具有三维构造的成像元件已经被开发，以实现成像元件尺寸的进一步减小和像素的更高密度。在具有三维构造的成像元件中，例如，包括多个传感器像素的半导体基板和包括信号处理电路的半导体基板彼此层叠。信号处理电路处理由各传感器像素获得的信号。引用文献列表专利文献专利文献1：日本特开第2010-245506号公报
技术实现思路
顺便提及的是，在具有三维构造的成像元件中，在层叠三层半导体芯片的情况下，不可能将所有半导体基板的前面彼此贴合。在三层半导体基板不规则地层叠的情况下，由于其中半导体基板彼此电气连接的构造，有可能增大芯片尺寸或损害每像素的面积的减小。因此，期望提供一种具有三层构造的成像元件，其具有与以前基本相同的芯片尺寸，而不会损害每像素的面积的减小。根据本公开实施方案的成像元件包括依次层叠的第一基板、第二基板和第三基板。第一基板包括在第一半导体基板中的执行光电转换的传感器像素。第二基板包括在第二半导体基板中的基于从所述传感器像素输出的电荷而输出像素信号的读出电路。第三基板包括在第三半导体基板中的处理所述像素信号的逻辑电路。第一基板和第二基板中的每一个均包括层间绝缘膜和设置在所述层间绝缘膜内的第一贯通配线。第一基板和第二基板通过第一贯通配线彼此电气连接。在第二基板和第三基板均包括焊盘电极的情况下，第二基板和第三基板通过所述焊盘电极之间的接合彼此电气连接。在第三基板包括贯通第三半导体基板的第二贯通配线的情况下，第二基板和第三基板通过第二贯通配线彼此电气连接。在根据本公开实施方案的成像元件中，包括执行光电转换的传感器像素的第一基板和包括读出电路的第二基板通过设置在层间绝缘膜内的第一贯通配线彼此电气连接。与第一基板和第二基板通过焊盘电极之间的接合或贯通半导体基板的贯通配线彼此电气连接的情况相比，这使得可以进一步减小芯片尺寸并减小每像素的面积。另外，在根据本公开实施方案的成像元件中，读出电路和逻辑电路形成在彼此不同的基板(第二基板和第三基板)上。与读出电路和逻辑电路形成在同一基板上的情况相比，这使得可以扩大读出电路和逻辑电路的面积。另外，在根据本公开实施方案的成像元件中，第二基板和第三基板通过焊盘电极之间的接合或贯通半导体基板的第二贯通配线而彼此电气连接。这里，在第二基板中形成读出电路，并且在第三基板中形成逻辑电路，这使得可以形成用于在第二基板和第三基板之间的电气连接的构造，与用于在第一基板和第二基板之间的电气连接的构造相比，具有更灵活的布局(例如，配置和用于连接的触点的数量)。因此，可以使用在焊盘电极之间的接合或贯通半导体基板的第二贯通配线用于在第二基板和第三基板之间的电气连接。如上所述，在根据本公开实施方案的成像元件中，各基板根据基板的集成度而彼此电气连接。附图说明图1是示出根据本公开实施方案的成像元件的示意性构成的示例的图。图2是示出图1的传感器像素和读出电路的示例的图。图3是示出图1的传感器像素和读出电路的示例的图。图4是示出图1的传感器像素和读出电路的示例的图。图5是示出图1的传感器像素和读出电路的示例的图。图6是示出多个读出电路与多个垂直信号线之间的连接模式的示例的图。图7是示出在图1的成像元件的垂直方向上的断面构成的示例的图。图8是图7的成像元件中的第一基板和第二基板之间的连接部分的放大图。图9是图7的成像元件中的第二基板和第三基板之间的连接部分的放大图。图10是示出在图1的成像元件的水平方向上的断面构成的示例的图。图11是示出在图1的成像元件的水平方向上的断面构成的示例的图。图12是示出在图1的成像元件的水平面内的配线布局的示例的图。图13是示出在图1的成像元件的水平面内的配线布局的示例的图。图14是示出在图1的成像元件的水平面内的配线布局的示例的图。图15是示出在图1的成像元件的水平面内的配线布局的示例的图。图16A是示出图1的成像元件的制造过程的示例的图。图16B是示出接着图16A的制造过程的示例的图。图16C是示出接着图16B的制造过程的示例的图。图16D是示出接着图16C的制造过程的示例的图。图16E是示出接着图16D的制造过程的示例的图。图16F是示出接着图16E的制造过程的示例的图。图17是示出在图1的成像元件的垂直方向上的断面构成的示例的图。图18是示出在图1的成像元件的垂直方向上的断面构成的示例的图。图19是示出在图1的成像元件的垂直方向上的断面构成的示例的图。图20是示出在图1的成像元件的垂直方向上的断面构成的示例的图。图21是示出在图1的成像元件的垂直方向上的断面构成的示例的图。图22是示出在图1的成像元件的垂直方向上的断面构成的示例的图。图23是示出在图1的成像元件的水平方向上的断面构成的示例的图。图24是示出在图1的成像元件的水平方向上的断面构成的示例的图。图25是示出在具有图24的断面构成的成像元件的水平面内的配线布局的示例的图。图26是示出在具有图24的断面构成的成像元件的水平面内的配线布局的示例的图。图27是示出在具有图24的断面构成的成像元件的水平面内的配线布局的示例的图。图28是示出在图1的成像元件的水平方向上的断面构成的示例的图。图29是示出在图1的成像元件的水平方向上的断面构成的示例的图。图30是示出在图1的成像元件的垂直方向上的断面构成的示例的图。图31是示出在图1的成像元件的水平方向上的断面构成的示例的图。图32是示出在图1的成像元件的垂直方向上的断面构成的示例的图。图33是示出在图1的成像元件的水平方向上的断面构成的示例的图。图34是示出在图1的成像元件的水平方向上的断面构成的示例的图。图35是示出在图1的成像元件的垂直方向上的断面构成的示例的图。图36是示出在图1的成像元件的水平方向上的断面构成的示例的图。图37是示出在图1的成像元件的水平方向上的断面构成的示例的图。图38是示出在图1的成像元件的水平方向上的断面构成的示例的图。图39是示出在图1的成像元件的垂直方向上的断面构成的示例的图。图40A是示出图1的成像元件的制造过程的变形例的图。图40B是示出接着图40A的制造过程的示例的图。图40C是示出接着图40B的制造过程的示例的图。图40D是示出接着图40C的制造过程的示例的图。图40E是示出接着图40D的制造过程的示例的图。图40F是示出接着图40E的制造过程的示例的图。图41是示出在图1的成像元件的水平方向上的断面构成的示例的图。图42是示出在图1的成像元件的水平方向上的断面构成的本文档来自技高网...

【技术保护点】
1.一种成像元件，包括：/n第一基板，其包括在第一半导体基板中的传感器像素，所述传感器像素执行光电转换；/n第二基板，其包括在第二半导体基板中的读出电路，所述读出电路基于从所述传感器像素输出的电荷而输出像素信号；和/n第三基板，其包括在第三半导体基板中的逻辑电路，所述逻辑电路处理所述像素信号，/n第一基板、第二基板和第三基板以此顺序层叠，/n第一基板和第二基板的层叠体包括层间绝缘膜和设置在所述层间绝缘膜内的第一贯通配线，/n第一基板和第二基板通过第一贯通配线彼此电气连接，和/n在第二基板和第三基板均包括焊盘电极的情况下，第二基板和第三基板通过所述焊盘电极之间的接合彼此电气连接，并且在第三基板包括贯通第三半导体基板的第二贯通配线的情况下，第二基板和第三基板通过第二贯通配线彼此电气连接。/n

【技术特征摘要】
【国外来华专利技术】20180928 JP PCT/JP2018/036417;20171227 US 62/610,81.一种成像元件，包括：
第一基板，其包括在第一半导体基板中的传感器像素，所述传感器像素执行光电转换；
第二基板，其包括在第二半导体基板中的读出电路，所述读出电路基于从所述传感器像素输出的电荷而输出像素信号；和
第三基板，其包括在第三半导体基板中的逻辑电路，所述逻辑电路处理所述像素信号，
第一基板、第二基板和第三基板以此顺序层叠，
第一基板和第二基板的层叠体包括层间绝缘膜和设置在所述层间绝缘膜内的第一贯通配线，
第一基板和第二基板通过第一贯通配线彼此电气连接，和
在第二基板和第三基板均包括焊盘电极的情况下，第二基板和第三基板通过所述焊盘电极之间的接合彼此电气连接，并且在第三基板包括贯通第三半导体基板的第二贯通配线的情况下，第二基板和第三基板通过第二贯通配线彼此电气连接。


2.根据权利要求1所述的成像元件，其中
所述传感器像素包括光电转换元件、传输晶体管和浮动扩散部，所述传输晶体管电气连接到所述光电转换元件，并且所述浮动扩散部临时保持经由所述传输晶体管从所述光电转换元件输出的电荷，和
所述读出电路包括复位晶体管、放大晶体管和选择晶体管，所述复位晶体管将所述浮动扩散部的电位复位为预定电位，所述放大晶体管生成与所述浮动扩散部中保持的电荷的水平相对应的电压的信号作为像素信号，并且所述选择晶体管控制像素信号从所述放大晶体管的输出时序。


3.根据权利要求2所述的成像元件，其中
第一基板具有在第一半导体基板的前面侧的一部分中设置所述光电转换元件、所述传输晶体管和所述浮动扩散部的构成，
第二基板具有在第二半导体基板的前面侧的一部分中设置所述读出电路的构成，并且以第二半导体基板的背面与第一半导体基板的前面侧相对的方式贴合到第一基板，和
第三基板具有在第三半导体基板的前面侧的一部分中设置所述逻辑电路的构成，并且以第三半导体基板的前面与第二半导体基板的前面侧相对的方式贴合到第二基板。


4.根据权利要求3所述的成像元件，其中
第二基板和第三基板中的每一个均包括焊盘电极，和
第一贯通配线的横截面积小于所述焊盘电极之间的连接部分的横截面积。


5.根据权利要求3所述的成像元件，其中
第三基板包括第一贯通配线，和
第一贯通配线的横截面积小于第二贯通配线的横截面积。


6.根据权利要求1所述的成像元件，其中
所述逻辑电路在与源电极或漏电极接触的杂质扩散区域的前面中包含硅化物。


7.根据权利要求2所述的成像元件，其中
第一基板包括针对每个传感器像素的光电转换元件、传输晶体管和浮动扩散部，并且还包括将各传感器像素分离的元件隔离部，和
第二基板包括针对每个传感器像素的读出电路。


8.根据权利要求2所述的成像元件，其中
第一基板包括针对每个传感器像素的光电转换元件、传输晶体管和浮动扩散部，并且还包括将各传感器像素分离的元件隔离部，和
第二基板包括针对每多个传感器像素的读出电路。


...

【专利技术属性】
技术研发人员：中泽圭一，北野良昭，山下浩史，石田実，
申请(专利权)人：索尼半导体解决方案公司，
类型：发明
国别省市：日本;JP