一种抗单粒子瞬态与翻转寄存器及串并转换芯片制造技术

本发明专利技术涉及一种抗单粒子瞬态与翻转寄存器及串并转换芯片，该寄存器包括：三抽头寄存器模块、三模冗余投票单元、第一延时滤波单元、第二延时滤波单元，第二延时滤波单元延迟时间至少为第一延时滤波单元延迟时间的两倍；寄存器的输入端与三抽头寄存器模块的第一至第三输入信号端均连接，一路直接连接，一路通过第一延时滤波单元连接，一路通过第二延时滤波单元连接；三抽头寄存器模块的第一至第三输出信号端分别与三模冗余投票单元第一至第三投票输入信号端连接，一路直接连接，一路通过第一延时滤波单元连接，一路通过第二延时滤波单元连接。本发明专利技术采用了基于三节点互锁存储的三抽头寄存器模块，可有效提高寄存器抗单粒子瞬态和翻转的能力。

【技术实现步骤摘要】
一种抗单粒子瞬态与翻转寄存器及串并转换芯片
本专利技术涉及寄存器
，尤其涉及一种抗单粒子瞬态与翻转寄存器及串并转换芯片。
技术介绍
宇航用集成电路广泛应用于各类卫星、航天飞船等飞行器中，集成电路的可靠性和容错能力是决定航天活动成功与否的关键。不同于地表环境，太空环境中存在大量的宇宙射线和粒子轰击，对带有数字逻辑门的集成电路器件会产生单粒子瞬态(SET)和单粒子翻转(SEU)等误触发动作，导致逻辑运算失败，最终使系统运行故障。在数字集成电路中，最重要的逻辑门单元为寄存器，因其需要长时间存储数字比特状态，极易受到单粒子瞬态与翻转的影响，导致寄存器数字逻辑状态产生瞬间毛刺或跳变。目前，为了减轻或消除单粒子瞬态与翻转给寄存器电路带来的影响，可通过单粒子加固技术在系统级和芯片级两个层次进行处理。系统级处理主要是采用系统冗余和容错机制实现的软硬件组合进行单粒子加固。芯片级处理则是针对单个集成电路本身的单粒子加固处理，主要是针对整体芯片电路和逻辑门电路单元中的敏感路径和锁存结构进行特殊处理。整体芯片电路处理，如在串并转换芯片的时钟和复位等路径中加入多路冗余，可防止单一支路引入的毛刺导致寄存器误触发或误锁存。而针对单个寄存器逻辑门电路单元处理，也研制出了三模冗余和双节点互锁存储单元(DICE)等结构，以对抗单粒子翻转导致的逻辑输出错误。然而，这两种结构虽能在一定程度上抵抗单粒子事件的发生，但仍然存在一定的弱点：三模冗余结构需要时钟刷新，否则当重粒子轰击累积至三个锁存单元中的两个锁存单元电路发生翻转，则会发生逻辑输出异常，而DICE结构虽然原理上能抵御单粒子翻转，但实际环境中，当遭遇多个位错时，仍有概率会发生单粒子翻转，且传统的单粒子结构也无法抵御单粒子瞬态效应输出的毛刺。因此，在极端可靠性要求情形下，仍需要加入芯片电路结构或系统上的冗余措施，如采用时钟刷新带三模冗余的三个DICE寄存器结构等，但这种方式大量浪费了数字逻辑单元的芯片面积，且动态功耗也会增大。
技术实现思路
本专利技术的目的是针对上述至少一部分不足之处，提供一种抗单粒子瞬态与单粒子翻转的寄存器结构。为了实现上述目的，本专利技术提供了一种抗单粒子瞬态与翻转寄存器，包括：三抽头寄存器模块、三模冗余投票单元和延时滤波单元；其中，延时滤波单元包括第一延时滤波单元、第二延时滤波单元，所述第二延时滤波单元的延迟时间至少为所述第一延时滤波单元的延迟时间的两倍；所述三抽头寄存器模块具有第一至第三输入信号端、第一至第三时钟信号端、第一至第三复位信号端和第一至第三输出信号端，基于三节点互锁存储实现传输相同的逻辑电平；所述抗单粒子瞬态与翻转寄存器的输入端与所述三抽头寄存器模块的第一至第三输入信号端均连接，其中，所述抗单粒子瞬态与翻转寄存器的输入端与三抽头寄存器模块的第一输入信号端直接连接，与三抽头寄存器模块的第二输入信号端通过一个所述第一延时滤波单元连接，与三抽头寄存器模块的第三输入信号端通过一个所述第二延时滤波单元连接；所述三抽头寄存器模块的第一至第三输出信号端分别与所述三模冗余投票单元的第一至第三投票输入信号端连接，其中，所述三抽头寄存器模块的第一输出信号端与第一投票输入信号端直接连接，所述三抽头寄存器模块的第二输出信号端与第二投票输入信号端通过一个所述第一延时滤波单元连接，所述三抽头寄存器模块的第三输出信号端与第三投票输入信号端通过一个第二延时滤波单元连接；所述三模冗余投票单元的投票输出信号端连接所述抗单粒子瞬态与翻转寄存器的输出端；所述三抽头寄存器模块的第一至第三时钟信号端分别引出为所述抗单粒子瞬态与翻转寄存器的第一至第三时钟信号端；所述三抽头寄存器模块的第一至第三复位信号端分别引出为所述抗单粒子瞬态与翻转寄存器的第一至第三复位信号端。优选地，所述三抽头寄存器模块包括锁存主单元、锁存从单元、第一至第三反相器；所述锁存主单元的第一至第三输出信号端分别对应连接所述锁存从单元的第一至第三输入信号端；所述锁存主单元的第一至第三复位信号端分别与所述锁存从单元的第一至第三复位信号端对应并联后，引出为所述三抽头寄存器模块的第一至第三复位信号端，用于输入对应的复位信号；所述锁存主单元的第一至第三时钟信号端分别与所述锁存从单元的、分别经过第一至第三反相器反相的第一至第三时钟信号端对应并联后，引出为所述三抽头寄存器模块的第一至第三时钟信号端，用于输入对应的时钟信号。优选地，所述锁存主单元包括第一至第二十一PMOS管、第一至第十八NMOS管、第四至第六反相器；第一、第三PMOS管的源极连接工作电压，第一PMOS管的漏极连接第二PMOS管的源极，第二、第三PMOS管的漏极并联至节点MQ1；节点MQ1连接第一、第三NMOS管的漏极，第一NMOS管的源极连接第二NMOS管的漏极，第二、第三NMOS管的源极连接公共地；第一PMOS管、第三NMOS管的栅极通过第四反相器连接所述锁存主单元的第一复位信号端，第二PMOS管、第二NMOS管的栅极连接所述锁存主单元的第一时钟信号端；第四、第六、第七PMOS管的源极连接工作电压，第四PMOS管的漏极连接第五PMOS管的源极，第五、第六、第七PMOS管的漏极并联至所述锁存主单元的第一输出信号端；所述锁存主单元的第一输出信号端连接第四NMOS管的漏极，第四NMOS管的源极连接第五、第六NMOS管的漏极，第五、第六NMOS管的源极连接公共地；第四PMOS管、第六NMOS管的栅极连接所述锁存主单元的第一时钟信号端，第六PMOS管的栅极连接所述锁存主单元的第一复位信号端，第五PMOS管、第五NMOS管的栅极连接所述锁存主单元的第一输入信号端；第八、第十PMOS管的源极连接工作电压，第八PMOS管的漏极连接第九PMOS管的源极，第九、第十PMOS管的漏极并联至节点MQ2；节点MQ2连接第七、第九NMOS管的漏极，第七NMOS管的源极连接第八NMOS管的漏极，第八、第九NMOS管的源极连接公共地；第八PMOS管、第九NMOS管的栅极通过第五反相器连接所述锁存主单元的第二复位信号端，第九PMOS管、第八NMOS管的栅极连接所述锁存主单元的第二时钟信号端；第十一、第十三、第十四PMOS管的源极连接工作电压，第十一PMOS管的漏极连接第十二PMOS管的源极，第十二、第十三、第十四PMOS管的漏极并联至所述锁存主单元的第二输出信号端；所述锁存主单元的第二输出信号端连接第十NMOS管的漏极，第十NMOS管的源极连接第十一、第十二NMOS管的漏极，第十一、第十二NMOS管的源极连接公共地；第十一PMOS管、第十二NMOS管的栅极连接所述锁存主单元的第二时钟信号端，第十三PMOS管的栅极连接所述锁存主单元的第二复位信号端，第十二PMOS管、第十一NMOS管的栅极连接所述锁存主单元的第二输入信号端；第十五、第十七PMOS管的源极连接工作电压，第十五PMOS管的漏极连接第十六PMOS管的源极，第十六、第十七PMOS管的漏极并联至节点MQ3；节点MQ3连接第十三、第十本文档来自技高网...

【技术保护点】
1.一种抗单粒子瞬态与翻转寄存器，其特征在于，包括：三抽头寄存器模块、三模冗余投票单元和延时滤波单元；其中，延时滤波单元包括第一延时滤波单元、第二延时滤波单元，所述第二延时滤波单元的延迟时间至少为所述第一延时滤波单元的延迟时间的两倍；/n所述三抽头寄存器模块具有第一至第三输入信号端、第一至第三时钟信号端、第一至第三复位信号端和第一至第三输出信号端，基于三节点互锁存储实现传输相同的逻辑电平；/n所述抗单粒子瞬态与翻转寄存器的输入端与所述三抽头寄存器模块的第一至第三输入信号端均连接，其中，所述抗单粒子瞬态与翻转寄存器的输入端与三抽头寄存器模块的第一输入信号端直接连接，与三抽头寄存器模块的第二输入信号端通过一个所述第一延时滤波单元连接，与三抽头寄存器模块的第三输入信号端通过一个所述第二延时滤波单元连接；/n所述三抽头寄存器模块的第一至第三输出信号端分别与所述三模冗余投票单元的第一至第三投票输入信号端连接，其中，所述三抽头寄存器模块的第一输出信号端与第一投票输入信号端直接连接，所述三抽头寄存器模块的第二输出信号端与第二投票输入信号端通过一个所述第一延时滤波单元连接，所述三抽头寄存器模块的第三输出信号端与第三投票输入信号端通过一个第二延时滤波单元连接；/n所述三模冗余投票单元的投票输出信号端连接所述抗单粒子瞬态与翻转寄存器的输出端；所述三抽头寄存器模块的第一至第三时钟信号端分别引出为所述抗单粒子瞬态与翻转寄存器的第一至第三时钟信号端；所述三抽头寄存器模块的第一至第三复位信号端分别引出为所述抗单粒子瞬态与翻转寄存器的第一至第三复位信号端。/n...

【技术特征摘要】
1.一种抗单粒子瞬态与翻转寄存器，其特征在于，包括：三抽头寄存器模块、三模冗余投票单元和延时滤波单元；其中，延时滤波单元包括第一延时滤波单元、第二延时滤波单元，所述第二延时滤波单元的延迟时间至少为所述第一延时滤波单元的延迟时间的两倍；
所述三抽头寄存器模块具有第一至第三输入信号端、第一至第三时钟信号端、第一至第三复位信号端和第一至第三输出信号端，基于三节点互锁存储实现传输相同的逻辑电平；
所述抗单粒子瞬态与翻转寄存器的输入端与所述三抽头寄存器模块的第一至第三输入信号端均连接，其中，所述抗单粒子瞬态与翻转寄存器的输入端与三抽头寄存器模块的第一输入信号端直接连接，与三抽头寄存器模块的第二输入信号端通过一个所述第一延时滤波单元连接，与三抽头寄存器模块的第三输入信号端通过一个所述第二延时滤波单元连接；
所述三抽头寄存器模块的第一至第三输出信号端分别与所述三模冗余投票单元的第一至第三投票输入信号端连接，其中，所述三抽头寄存器模块的第一输出信号端与第一投票输入信号端直接连接，所述三抽头寄存器模块的第二输出信号端与第二投票输入信号端通过一个所述第一延时滤波单元连接，所述三抽头寄存器模块的第三输出信号端与第三投票输入信号端通过一个第二延时滤波单元连接；
所述三模冗余投票单元的投票输出信号端连接所述抗单粒子瞬态与翻转寄存器的输出端；所述三抽头寄存器模块的第一至第三时钟信号端分别引出为所述抗单粒子瞬态与翻转寄存器的第一至第三时钟信号端；所述三抽头寄存器模块的第一至第三复位信号端分别引出为所述抗单粒子瞬态与翻转寄存器的第一至第三复位信号端。


2.根据权利要求1所述的抗单粒子瞬态与翻转寄存器，其特征在于：所述三抽头寄存器模块包括锁存主单元、锁存从单元、第一至第三反相器；
所述锁存主单元的第一至第三输出信号端分别对应连接所述锁存从单元的第一至第三输入信号端；
所述锁存主单元的第一至第三复位信号端分别与所述锁存从单元的第一至第三复位信号端对应并联后，引出为所述三抽头寄存器模块的第一至第三复位信号端，用于输入对应的复位信号；
所述锁存主单元的第一至第三时钟信号端分别与所述锁存从单元的、分别经过第一至第三反相器反相的第一至第三时钟信号端对应并联后，引出为所述三抽头寄存器模块的第一至第三时钟信号端，用于输入对应的时钟信号。


3.根据权利要求2所述的抗单粒子瞬态与翻转寄存器，其特征在于：所述锁存主单元包括第一至第二十一PMOS管、第一至第十八NMOS管、第四至第六反相器；
第一、第三PMOS管的源极连接工作电压，第一PMOS管的漏极连接第二PMOS管的源极，第二、第三PMOS管的漏极并联至节点MQ1；节点MQ1连接第一、第三NMOS管的漏极，第一NMOS管的源极连接第二NMOS管的漏极，第二、第三NMOS管的源极连接公共地；
第一PMOS管、第三NMOS管的栅极通过第四反相器连接所述锁存主单元的第一复位信号端，第二PMOS管、第二NMOS管的栅极连接所述锁存主单元的第一时钟信号端；
第四、第六、第七PMOS管的源极连接工作电压，第四PMOS管的漏极连接第五PMOS管的源极，第五、第六、第七PMOS管的漏极并联至所述锁存主单元的第一输出信号端；所述锁存主单元的第一输出信号端连接第四NMOS管的漏极，第四NMOS管的源极连接第五、第六NMOS管的漏极，第五、第六NMOS管的源极连接公共地；
第四PMOS管、第六NMOS管的栅极连接所述锁存主单元的第一时钟信号端，第六PMOS管的栅极连接所述锁存主单元的第一复位信号端，第五PMOS管、第五NMOS管的栅极连接所述锁存主单元的第一输入信号端；
第八、第十PMOS管的源极连接工作电压，第八PMOS管的漏极连接第九PMOS管的源极，第九、第十PMOS管的漏极并联至节点MQ2；节点MQ2连接第七、第九NMOS管的漏极，第七NMOS管的源极连接第八NMOS管的漏极，第八、第九NMOS管的源极连接公共地；
第八PMOS管、第九NMOS管的栅极通过第五反相器连接所述锁存主单元的第二复位信号端，第九PMOS管、第八NMOS管的栅极连接所述锁存主单元的第二时钟信号端；
第十一、第十三、第十四PMOS管的源极连接工作电压，第十一PMOS管的漏极连接第十二PMOS管的源极，第十二、第十三、第十四PMOS管的漏极并联至所述锁存主单元的第二输出信号端；所述锁存主单元的第二输出信号端连接第十NMOS管的漏极，第十NMOS管的源极连接第十一、第十二NMOS管的漏极，第十一、第十二NMOS管的源极连接公共地；
第十一PMOS管、第十二NMOS管的栅极连接所述锁存主单元的第二时钟信号端，第十三PMOS管的栅极连接所述锁存主单元的第二复位信号端，第十二PMOS管、第十一NMOS管的栅极连接所述锁存主单元的第二输入信号端；
第十五、第十七PMOS管的源极连接工作电压，第十五PMOS管的漏极连接第十六PMOS管的源极，第十六、第十七PMOS管的漏极并联至节点MQ3；节点MQ3连接第十三、第十五NMOS管的漏极，第十三NMOS管的源极连接第十四NMOS管的漏极，第十四、第十五NMOS管的源极连接公共地；
第十五PMOS管、第十五NMOS管的栅极通过第六反相器连接所述锁存主单元的第三复位信号端，第十六PMOS管的栅极、第十四NMOS管的栅极连接所述锁存主单元的第三时钟信号端；
第十八、第二十、第二十一PMOS管的源极连接工作电压，第十八PMOS管的漏极连接第十九PMOS管的源极，第十九、第二十、第二十一PMOS管的漏极并联至所述锁存主单元的第三输出信号端；所述锁存主单元的第三输出信号端连接第十六NMOS管的漏极，第十六NMOS管的源极连接第十七、第十八NMOS管的漏极，第十七、第十八NMOS管的源极连接公共地；
第十八PMOS管、第十八NMOS管的栅极连接所述锁存主单元的第三时钟信号端，第二十PMOS管的栅极连接所述锁存主单元的第三复位信号端，第十九PMOS管、第十七NMOS管的栅极连接所述锁存主单元的第三输入信号端；
第三PMOS管、第七NMOS管的栅极连接所述锁存主单元的第一输出信号端，第七PMOS管、第十NMOS管的栅极连接节点MQ2，第十PMOS管、第十三NMOS管的栅极连接所述锁存主单元的第二输出信号端，第十四PMOS管、第十六NMOS管的栅极连接节点MQ3，第十七PMOS管、第一NMOS管的栅极连接所述锁存主单元的第三输出信号端，第二十一PMOS管、第四NMOS管的栅极连接节点MQ1。


4.根据权利要求3所述的抗单粒子瞬态与翻转寄存器，其特征在于：所述锁存从单元包括第二十二至第四十二PMOS管、第十九至第三十六NMOS管、第七至第九反相器；
第二十二、第二十三、第二十四PMOS管的源极连接工作电压，第二十二、第二十三、第二十四PMOS管的漏极连接节点SQn1；节点SQn1连接第十九NMOS管的漏极，第十九NMOS管的源极连接第二十NMOS管的漏极，第二十NMOS管的源极连接公共地；
第二十二PMOS管、第二十NMOS管的栅极连接所述锁存从单...

【专利技术属性】
技术研发人员：庄华宝，方一飞，陈浔濛，谢炳武，
申请(专利权)人：浙江航芯源集成电路科技有限公司，
类型：发明
国别省市：浙江;33