三维堆叠的全透明微处理器制造技术

本发明专利技术公开了一种三维堆叠的全透明微处理器，其部分或全部电路可执行指令控制及算术逻辑的功能，三维堆叠的全透明微处理器由多个不同功能的透明电路层直接堆叠构成，每层电路层均由透明薄膜晶体管构成，不同透明电路层之间通过绝缘层屏蔽，并通过开设通孔及沉积透明导电材料实现层间互连。所述的微处理器还包含有反相器，所述的反相器是由两个为增强型薄膜晶体管、两个耗尽型薄膜晶体管构成的反馈型反相器；本发明专利技术的微处理器采用三维堆叠的结构，相较传统CMOS技术和薄膜晶体管技术减少了75％的面积，降低了成本，提高了片内数据传输速度，所采用的反相器电路采用高增益、大噪声容限的设计，提高了电路性能。

【技术实现步骤摘要】
三维堆叠的全透明微处理器
本专利技术涉及电子产品等具有数字智能化的设备的全透明微处理器，特别是一种采用三维堆叠结构的全透明微处理器。
技术介绍
1971年，英特尔公司推出了世界上第一款微处理器4004。自此以后的四十多年间，微处理器技术特别是个人电脑终端的CPU发展迅速，到如今技术已经十分成熟。但传统硅基CMOS与金属互连线技术使得现有的微处理器技术再继续按照既定思路发展下去时遇到了很大的瓶颈，一方面随着沟道长度的不断减小，摩尔定律即将失效，另一方面片外与片内的低速度数据交互严重制约了CPU的高速度工作，使得微处理器没法发挥出极致的性能。在追求性能和速度的今天，这样的技术妥协的弊端越来越多的展现在我们面前，因此提高数据传输速率成为关键。同样，在微处理器作为核心模块的智能家电、IOT设备以及个人穿戴设备等消费电子领域，传统CMOS技术的高成本使得现有的智能设备不得不在成本和性能的博弈上做出妥协，制约了其市场占有率。而且现有的移动端微处理器体积大、不透明，难于集成在穿戴设备上，进而厂商很难进一步缩小其产品体积，也很难进一步提高穿戴设备工作的准确性和穿戴的舒适性。就如现在的智能眼镜，虽然其已经成功做到了智能化，但是由于硅基CMOS技术的限制，导致其主体体积依然很大，如果微处理器能够集成在镜片玻璃上，那么这样既能不遮挡视线，又可以完成智能化工作。因此，开发出一种低成本、体积小又便于集成的三维堆叠的全透明微处理器技术必将获得巨大的商业价值与应用前景。
技术实现思路
本专利技术的主要目的是提供一种三维堆叠的全透明微处理器。该微处理器采用全堆叠结构实现，且采用特制的具有高增益、大噪声容限的反相器。为了实现上述目的，本专利技术采用的技术方案是：一种三维堆叠的全透明微处理器，其部分或全部电路可执行指令控制及算术逻辑的功能，三维堆叠的全透明微处理器由多个不同功能的透明电路层直接堆叠构成，每层电路层均由透明薄膜晶体管构成，不同透明电路层之间通过绝缘层屏蔽，并通过开设通孔及沉积透明导电材料实现层间互连。上述技术方案中，所述的微处理器中包含反相器，所述的反相器由四个薄膜晶体管构成，其中两个为增强型，两个为耗尽型；第一耗尽型晶体管漏极接电源，第二增强型晶体管栅极接输入，源极接地，漏极接第一耗尽型晶体管源极，第三耗尽型晶体管漏极接电源，栅极接第一耗尽型晶体管源极和第二增强型晶体管的漏极，源极接第一耗尽型晶体管栅极、第四增强型晶体管漏极共同接输出，第四增强型晶体管栅极接输入，源极接地。进一步的，所述的增强型薄膜晶体管的有源层为以下元素中的一种组成的氧化物或多种复合组成的氧化物：锌、锡、铟、铝、铜、镓、银。进一步的，所述的耗尽型薄膜晶体管是对增强型薄膜晶体管的有源层实施离子注入或紫外波长光源照射得到的。进一步的，所述离子注入时注入粒子为氟或氘的轻质量离子，紫外光源波长为350nm-150nm。进一步的，所述的微处理器中还包括多路选择器，所述的多路选择器由多个增强型薄膜晶体管构成，所有的栅极用于接入控制信号，源极漏极作为数据传输线。进一步的，所述的不同功能的透明电路层包括输入输出层、存储层、逻辑运算层及接口层。进一步的，所述的透明导电材料至少为以下氧化物中的一种：氧化锌铝AZO、氧化铟锡ITO、掺氟氧化锡FTO。进一步的，所述的绝缘层至少为以下氧化物中的一种：氧化铝、二氧化硅、二氧化铪、氧化铪铝。本专利技术的有益效果是：1)针对不同应用的不同需要设计了可用于不同基底上的全透明微处理器，易于集成在各种IOT等智能电子产品中。2)采用三维堆叠的结构，相较传统CMOS技术和薄膜晶体管技术减少了75％的面积，降低了成本，提高了片内数据传输速度。3)反相器电路采用高增益、大噪声容限的设计，提高了电路性能。4)多路选择器利用薄膜晶体管级联的阵列实现，结构简单，所用晶体管少，易于实现。附图说明图1是本专利技术的系统结构示意图；图2是本专利技术的逻辑架构框图和数据通路；图3A与3B与3C是三种不同衬底上设计的三维堆叠结构的全透明微处理器的截面图；图4A与4B与4C是三种不同设计的反相器；图5是一种多路选择器(一位8路选择器)的设计；符号说明21：输入线22：初始寄存器组23：4选1选择器24：运算器单元ALU25：运算寄存器26：输出寄存器27：指令、时钟模块31：金属氧化物32：ITO材料33：氧化铝材料41：8个1位输入线42：6条控制线43：一位输出线具体实施方式下面结合附图和具体实施例对本专利技术作进一步详述。本专利技术三维堆叠结构的全透明微处理器每层电路功能层均由薄膜晶体管基电路组成，不同功能层的电路由绝缘层隔开，不同层的互连通过刻蚀出通孔并沉积透明导电材料实现，相对传统技术，电路节省了75％的面积，降低了成本，也减小了电路互连的阻抗，提高了交互效率。如图1实例所示，该微处理器不同功能层主要包括有输入输出层、存储层、逻辑运算层以及接口层。每层电路均由金属氧化物作为有源层的薄膜晶体管构成。不同层之间通过沉积绝缘层氧化铝屏蔽，通过刻蚀通孔，沉积透明导电材料ITO实现片内互连。本专利技术的微处理器的架构通常如图2所示，主要包含多路选择器、运算器、寄存器等构成。在微处理器工作时，数据是从输入端2路选择器21选入，被选择性存入四个初始寄存器22中的一个。随后运算单元ALU24通过四路选择器23选择初始寄存器内存入的值进行取反等单值计算或与运算寄存器25的值进行加减乘除等双值运算。计算得到的值被存入运算寄存器25，根据指令可以被存入输出寄存器26中，也可以调用其进入运算单元执行计算，也可以调用其进入输入选择器模块，存入初始寄存器中。输入输出可以通过接口层与其他模块如传感器连接，实现传感器的感知和响应。运算所需的控制指令和时钟信号来自指令、时钟模块27。如图3A、3B、3C所示，本专利技术主要针对不同需要设计了3种不同基底的三维堆叠结构的全透明微处理器。具体结构可以从截面中看到，ITO材料32构成薄膜晶体管的源漏极，金属氧化物31构成了薄膜晶体管的有源层，氧化铝33作为薄膜晶体管的有源层保护层和栅氧层，栅极依旧采用ITO材料32。在完成第一层电路的制作后，沉积氧化铝33作为不同层的屏蔽层，然后按照以上步骤再完成薄膜晶体管电路的沉积、退火以及制作，不同层的互连通过通孔沉积ITO材料32实现，重复以上步骤就可以实现三维堆叠的薄膜晶体管电路。针对不同应用的需要，三维堆叠的透明薄膜晶体管微处理器的基底可以选择图3A的铝硅玻璃、图3B的PET以及图3C的PI，图3A采用了耐刮抗摔的铝硅玻璃作为三维堆叠的全透明微处理器的基底，一方面能够实现非常好的透明度，另一方面玻璃基底极高的耐受温度能够使得微处理器有较高的制作工艺温度，进而让微处理器能够获得非常好的性能。图3B采用了透明度高、柔韧性好的PET材料作为三维堆叠的全透明微处理器的基底，能够满足穿戴设备所本文档来自技高网...

【技术保护点】
1.一种三维堆叠的全透明微处理器，其部分或全部电路可执行指令控制及算术逻辑的功能，其特征在于，三维堆叠的全透明微处理器由多个不同功能的透明电路层直接堆叠构成，每层电路层均由透明薄膜晶体管构成，不同透明电路层之间通过绝缘层屏蔽，并通过开设通孔及沉积透明导电材料实现层间互连。/n

【技术特征摘要】
1.一种三维堆叠的全透明微处理器，其部分或全部电路可执行指令控制及算术逻辑的功能，其特征在于，三维堆叠的全透明微处理器由多个不同功能的透明电路层直接堆叠构成，每层电路层均由透明薄膜晶体管构成，不同透明电路层之间通过绝缘层屏蔽，并通过开设通孔及沉积透明导电材料实现层间互连。


2.如权利要求1所述的三维堆叠的全透明微处理器，其特征在于，所述的微处理器中包含反相器，所述的反相器由四个薄膜晶体管构成，其中两个为增强型，两个为耗尽型；第一耗尽型晶体管漏极接电源，第二增强型晶体管栅极接输入，源极接地，漏极接第一耗尽型晶体管源极，第三耗尽型晶体管漏极接电源，栅极接第一耗尽型晶体管源极和第二增强型晶体管的漏极，源极接第一耗尽型晶体管栅极、第四增强型晶体管漏极共同接输出，第四增强型晶体管栅极接输入，源极接地。


3.如权利要求2所述三维堆叠的全透明微处理器，其特征在于，所述的增强型薄膜晶体管的有源层为以下元素中的一种组成的氧化物或多种复合组成的氧化物：锌、锡、铟、铝、铜、镓、银。


4.如权利要求2所述三维堆叠的全透明微...

【专利技术属性】
技术研发人员：赵万鹏，叶志，
申请(专利权)人：浙江大学，
类型：发明
国别省市：浙江;33