一种增强型功率器件及其制作方法技术

本申请提供了一种增强型功率器件及其制作方法，涉及半导体技术领域。首先提供一衬底，然后沿所述衬底的一侧制作外延层，其中，所述外延层包括高阻P型掺杂层，再对所述高阻P型掺杂层的目标区域进行激活，再去除源极区域与漏极区域的高阻P型掺杂层，最后在所述目标区域制作栅电极，并在源极区域与漏极区域制作源电极与漏电极。本申请提供的增强型功率器件及其制作方法具有制作工艺更加简单、器件的可制造性与可靠性更高的优点。

【技术实现步骤摘要】
一种增强型功率器件及其制作方法
本申请涉及半导体
，具体而言，涉及一种增强型功率器件及其制作方法。
技术介绍
由于氮化镓(GaN)材料具有大的禁带宽度，基于GaN材料的功率半导体器件，相比于传统硅(Si)基功率器件，可具有更高的击穿电压和更高的功率密度；而利用GaN材料中固有的极化特性，可形成高浓度、高电子迁移率的二维电子气沟道，因而可比传统硅基功率器件有更高的开关频率。基于GaN的高耐压和高频特性制作的平面型结构的AlGaN/GaN高迁率晶体管(HEMT)，在高压、高频领域存在广泛的应用需求。目前对于HEMT器件的制作，其p-型栅的图案化通常采用离子刻蚀的方法形成，然而由于p-GaN或p-AlGaN层与栅电极下的AlGaN层缺乏选择性刻蚀，很难精确控制刻蚀的厚度和均匀性，导致整个晶圆上器件的开启电压和导通电阻的不均匀，而且重复性也较差，并且容易带来刻蚀表面损伤，影响器件的开关性能。因此，目前对于HEMT器件的制作要求较高。综上，目前在HEMT器件的制作过程中存在制作要求较高的问题。
技术实现思路
本申请的目的在于提供一种增强型半导体器件制作方法，所述方法包括：提供一衬底；沿所述衬底的一侧制作外延层，其中，所述外延层包括高阻P型掺杂层；对所述高阻P型掺杂层的目标区域进行激活；去除源极区域与漏极区域的高阻P型掺杂层；在所述目标区域制作栅电极，并在所述源极区域与所述漏极区域制作源电极与漏电极。进一步地，所述沿所述衬底的一侧制作外延层的步骤包括：沿所述衬底的一侧制作势垒层；沿所述势垒层远离所述衬底的一侧制作异质结层；在含H气氛下，沿所述异质结层远离所述衬底的一侧生长高阻P型掺杂层。进一步地，所述在含H气氛下，沿所述异质结层远离所述衬底的一侧生长高阻P型掺杂层的步骤包括：在H2和/或NH3气氛下，沿所述异质结层远离所述衬底的一侧生长高阻P型掺杂层。进一步地，对所述高阻P型掺杂层的目标区域进行激活的步骤包括：沿所述高阻P型掺杂层远离所述衬底的一侧沉积掩膜层；去除所述掩膜层中的部分区域，以露出所述高阻P型掺杂层的目标区域；对所述高阻P型掺杂层的目标区域进行激活。进一步地，所述对所述高阻P型掺杂层的目标区域进行激活的步骤包括：利用退火、电子束或激光对所述目标区域进行激活。进一步地，在所述对所述高阻P型掺杂层的目标区域进行激活的步骤之后，所述方法还包括：去除全部掩膜层。进一步地，在所述去除源极区域与漏极区域的高阻P型掺杂层的步骤之前，所述方法还包括：去除全部或部分未被激活的高阻P型掺杂层。另一方面，本申请该提供了一种增强型半导体器件，所述增强型半导体器件通过上述的增强型半导体器件制作方法制作而成，所述增强型半导体器件包括：衬底；与所述衬底连接的势垒层与异质结层；与所述异质结层连接且位于目标区域内的P型掺杂层；与所述目标区域内的P型掺杂层连接的栅电极以及与所述异质结层连接的源电极与漏电极。进一步地，所述增强型半导体器件还包括的高阻P型掺杂层，所述高阻P型掺杂层与所述异质结层连接，且所述高阻P型掺杂层的高度小于或等于所述目标区域内的P型掺杂层的高度。进一步地，制作所述势垒层的材料包括GaN、AlGaN以及AlN。相对于现有技术，本申请具有以下有益效果：本申请提供了一种增强型功率器件及其制作方法，首先提供一衬底，然后沿衬底的一侧制作外延层，其中，外延层包括高阻P型掺杂层，再对高阻P型掺杂层的目标区域进行激活，再去除源极区域与漏极区域的高阻P型掺杂层，最后在目标区域制作栅电极，并在源极区域与漏极区域制作源电极与漏电极。由于本申请采用在高阻P型掺杂层中选择目标区域进行激活的方式，使得无需进行传统的刻蚀工艺，因此其制作工艺更加简单，且不会出现由于刻蚀导致的器件表面损伤，提升了器件的可制造性与可靠性。为使本申请的上述目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附附图，作详细说明如下。附图说明为了更清楚地说明本申请实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本申请的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它相关的附图。图1为本申请实施例提供的增强型功率器件制作方法的一种示例性流程图。图2为本申请实施例提供的图1中S104的子步骤的示例性流程图。图3为本申请实施例提供的增强型功率器件的部分结构示意图。图4为本申请实施例提供的图1中S106的子步骤的示例性流程图。图5为本申请实施例提供的增强型功率器件在制作掩膜层时的结构示意图。图6为本申请实施例提供的对掩膜层进行图形化时的结构示意图。图7为本申请实施例提供的对目标区域进行激活时的结构示意图。图8为本申请实施例提供的增强型功率器件的结构示意图。图中：110-衬底；120-势垒层；130-异质结层；140-高阻P型掺杂层；150-掩膜层；160-栅极区域。具体实施方式为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本申请实施例的组件可以以各种不同的配置来布置和设计。因此，以下对在附图中提供的本申请的实施例的详细描述并非旨在限制要求保护的本申请的范围，而是仅仅表示本申请的选定实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。同时，在本申请的描述中，术语“第一”、“第二”等仅用于区分描述，而不能理解为指示或暗示相对重要性。需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。在本申请的描述中，需要说明的是，术语“上”、“下”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该申请产品使用时惯常摆放的方本文档来自技高网...

【技术保护点】
1.一种增强型半导体器件制作方法，其特征在于，所述方法包括：/n提供一衬底；/n沿所述衬底的一侧制作外延层，其中，所述外延层包括高阻P型掺杂层；/n对所述高阻P型掺杂层的目标区域进行激活；/n去除源极区域与漏极区域的高阻P型掺杂层；/n在所述目标区域制作栅电极，并在所述源极区域与所述漏极区域制作源电极与漏电极。/n

【技术特征摘要】
1.一种增强型半导体器件制作方法，其特征在于，所述方法包括：
提供一衬底；
沿所述衬底的一侧制作外延层，其中，所述外延层包括高阻P型掺杂层；
对所述高阻P型掺杂层的目标区域进行激活；
去除源极区域与漏极区域的高阻P型掺杂层；
在所述目标区域制作栅电极，并在所述源极区域与所述漏极区域制作源电极与漏电极。


2.如权利要求1所述的增强型半导体器件制作方法，其特征在于，所述沿所述衬底的一侧制作外延层的步骤包括：
沿所述衬底的一侧制作势垒层；
沿所述势垒层远离所述衬底的一侧制作异质结层；
在含H气氛下，沿所述异质结层远离所述衬底的一侧生长高阻P型掺杂层。


3.如权利要求2所述的增强型半导体器件制作方法，其特征在于，所述在含H气氛下，沿所述异质结层远离所述衬底的一侧生长高阻P型掺杂层的步骤包括：
在H2和/或NH3气氛下，沿所述异质结层远离所述衬底的一侧生长高阻P型掺杂层。


4.如权利要求1所述的增强型半导体器件制作方法，其特征在于，对所述高阻P型掺杂层的目标区域进行激活的步骤包括：
沿所述高阻P型掺杂层远离所述衬底的一侧沉积掩膜层；
去除所述掩膜层中的部分区域，以露出所述高阻P型掺杂层的目标区域；
对所述高阻P型掺杂层的目标区域进行激活。


5.如权利要求4所述的增强型半导体器件制...

【专利技术属性】
技术研发人员：李成果，曾巧玉，何晨光，赵维，陈志涛，
申请(专利权)人：广东省半导体产业技术研究院，
类型：发明
国别省市：广东;44