一种静态随机存取存储器制造技术

本发明专利技术的目的在于提供一种能够减少输入输出所需要的数据线的数量的静态随机存取存储器。静态随机存取存储器包括：单元阵列，其具有呈行列状配置的多个存储单元(MC)；以及输入输出电路(IO)，其具有多个输入输出部(IOU)、外部输入端子和外部输出端子，该输入输出部(IOU)包括：输入部(I)，其保持被输入的输入数据并将输入数据输出到存储单元(MC)，由此向存储单元(MC)进行输入数据的写入；以及输出部(O)，其保持从存储单元(MC)输出的输出数据并将输出数据输出，由此进行输出数据的读取，通过将各输入部(I)串联连接，输入数据被串联输入到各输入部(I)，通过将各输出部(O)串联连接，各输出部(O)所保持的输出数据被串联输出。

【技术实现步骤摘要】
一种静态随机存取存储器
本专利技术涉及一种静态随机存取存储器。
技术介绍
作为易失性半导体存储器的一种的静态随机存取存储器(StaticRandomAccessMemory，静态随机存取存储器)因可高速动作且耗电较低而被用于要求高速性及低耗电性的设备。静态随机存取存储器(SRAM)从高速性的观点出发将与输出位数相对应的数据以并联形式输出。例如，在32位的SRAM中，输入端子需要32位，输出端子需要32位，为了传送合计64位的数据，SRAM的外部端子需要64个，在集成电路内与外部端子连接的数据线(用于连接SRAM和外部元件的配线)必须配置64条。通过并联输出各位数据能够高速地进行读写，但是在包含SRAM的集成电路内数据线需要较大面积。此外，SRAM存在根据集成电路的配置条件将SRAM的实例(instance)横长配置的情况。在这样的情况下，横向长度有时也达到毫米级，当以并联方式输出各位数据时，数据线的占有面积进一步增大。另一方面，在对SRAM的高速性要求较低的设备中，基于并联输出的高速性有时会有性能过剩的情况，即使在这样的情况下，数据线也因并联输出而需要较多的面积。
技术实现思路
本专利技术是鉴于这样的情况而完成的，其目的在于提供一种能够减少输入输出所需要的数据线的数量的SRAM、半导体集成电路及LCD驱动器。本专利技术提供一种SRAM，其包括：单元阵列，其具有呈行列状配置的多个存储单元；以及输入输出电路，其具有多个输入输出部，外部输入端子和外部输出端子，该输入输出部包括：输入部，其保持被输入的输入数据并将所述输入数据输出到所述存储单元，由此向所述存储单元进行所述输入数据的写入；以及输出部，其保持从所述存储单元输出的输出数据并将所述输出数据输出，由此进行所述输出数据的读取，通过将各所述输入部串联连接，所述输入数据被串联输入到各所述输入部，通过将各所述输出部串联连接，各所述输出部所保持的所述输出数据被串联输出。根据如上所述的结构，在针对具有呈行列状配置的多个存储单元的单元阵列设置的用于进行数据读写的输入输出部中，具有：输入部，其保持被输入的输入数据并将输入数据输出到存储单元，由此向存储单元进行输入数据的写入；以及输出部，其保持从存储单元输出的输出数据并将输出数据输出，由此进行输出数据的读取。而且，由于各输入部被串联连接，所以输入数据被串联输入到各输入部，并且由于各输出部被串联连接，所以各输出部所保持的输出数据被串联输出。因此，在为了向存储单元进行数据写入而将输入数据输入到各输入输出部的输入部的情况下，能够将输入数据串联输入到串联连接的各输入部。由于向串联连接的各输入部输入数据例如能够从串联连接的一端的输入部进行，所以与向各输入输出部的输入部并联输入数据的情况相比，能够抑制输入所需要的数据线的数量。此外，在为了从存储单元读取输出数据而将输出数据从各输入输出部的输出部输出的情况下，能够使输出数据从串联连接的各输出部串联输出。由于数据从串联连接的各输出部输出例如能够从串联连接的一端的输出部进行，所以与从各输入输出部的输出部并联输出数据的情况相比，能够抑制输出所需要的数据线的数量。例如，在输入输出部具有32位的情况下，并联输出所需要的数据线为32条。但是，在将输入输出部分割成4个部分(以8位为单位分割32位)的情况下，由于能够以8位为单位进行串联输出，所以数据的输出所需要的数据线为4条。因此，能够有效地减少数据线所需要的面积。在上述SRAM中，也可以是，所述输入部包括输出侧选择器，所述输出侧选择器选择所述存储单元及串联连接的其他所述输入部的其中一个作为输出侧的连接目标，所述输出部包括输入侧选择器，所述输入侧选择器选择所述存储单元及串联连接的其他所述输出部的其中一个作为输入侧的连接目标。根据如上所述的结构，输入部包括输出侧选择器，该输出侧选择器选择存储单元及串联连接的其他输入部的其中一个作为输出侧的连接目标，因此通过选择存储单元作为输入部的输出侧的连接目标，能够向存储单元进行输入数据的写入，通过选择串联连接的其他输入部作为输入部的输出侧的连接目标，能够将输入部串联连接。此外，输出部包括输入侧选择器，该输入侧选择器选择存储单元及串联连接的其他输出部的其中一个作为输入侧的连接目标，因此通过选择存储单元作为输出部的输入侧的连接目标，能够从存储单元进行输出数据的读取，通过选择串联连接的其他输出部作为输出部的输入侧的连接目标，能够将输出部串联连接。在上述SRAM中，也可以是，所述输入输出电路在串联连接的所述输入部中并且在预设的所述输入部之间具有输入侧分割选择器，所述输入侧分割选择器的一端连接所述输入部，所述输入侧分割选择器的另一端连接另一所述输入部或外部输入端子。根据如上所述的结构，在串联连接的输入部中并且在预设的输入部之间具有输入侧分割选择器，所述输入侧分割选择器的一端连接所述输入部，所述输入侧分割选择器的另一端连接另一所述输入部或外部输入端子，因此能够变更输入部的串联连接状态。即，通过选择输入部，能够使预设的输入部之间串联连接。此外，通过选择外部输入端子作为连接目标，能够在预设的输入部之间分割串联连接的输入部。因此，能够分割串联连接的输入部的串联连接状态。在上述SRAM中，也可以是，所述输入输出电路在串联连接的所述输出部中并且在预设的所述输出部之间具有输出侧分割选择器，所述输出侧分割选择器的一端连接所述输出部，所述输出侧分割选择器的另一端连接另一所述输出部或外部输出端子。根据如上所述的结构，在串联连接的输出部中并且在预设的输出部之间具有输出侧分割选择器，该输出侧分割选择器选择输出部及外部输出端子的其中一个作为输出侧的连接目标，因此能够变更输出部的串联连接状态。即，通过选择输出部作为连接目标，能够将预设的输出部之间串联连接。此外，通过选择外部输出端子作为连接目标，能够在预设的输出部之间分割串联连接的输出部。因此，能够分割串联连接的输出部的串联连接状态。在上述SRAM中，也可以是，所述串联输入基于预设的时钟信号，使得串联连接的所述输入部中的输入数据从一所述输入部移位到另一所述输入部，由此将所述输入数据输入到串联连接的各所述输入部。根据如上所述的结构，基于预设的时钟信号，使得串联连接的所述输入部中的输入数据从一所述输入部移位到另一所述输入部，将输入数据存储到串联连接的各输入部，由此能够将输入数据存储到串联连接的各输入部。因此，能够抑制数据线的数量，有效地减少数据线所需要的面积。在上述SRAM中，也可以是，所述串联输出基于预设的时钟信号使串联连接的各所述输出部所保持的所述输出数据移位，使得串联连接的所述输出部中的输出数据从一所述输出部移位到另一所述输出部。根据如上所述的结构，基于预设的时钟信号，使得串联连接的所述输出部中的输出数据从一所述输出部移位到另一所述输出部，由此能够使输出数据从串联连接的各输出部输出。因此，能够抑制数据线的数量，有效地减少数据线所需要的面积。在上述SRAM中，也可以是，所述输入部包括输入侧选择器，该输入本文档来自技高网...

【技术保护点】
1.一种静态随机存取存储器，其特征在于，包括：/n单元阵列，其具有呈行列状配置的多个存储单元；以及/n输入输出电路，其具有多个输入输出部、外部输入端子和外部输出端子，所述输入输出部包括：输入部，其保持被输入的输入数据并将所述输入数据输出到所述存储单元，由此向所述存储单元进行所述输入数据的写入；以及输出部，其保持从所述存储单元输出的输出数据并将所述输出数据输出，由此进行所述输出数据的读取；/n其中，通过将各所述输入部串联连接，所述输入数据被串联输入到各所述输入部；/n通过将各所述输出部串联连接，各所述输出部所保持的所述输出数据被串联输出。/n

【技术特征摘要】
1.一种静态随机存取存储器，其特征在于，包括：
单元阵列，其具有呈行列状配置的多个存储单元；以及
输入输出电路，其具有多个输入输出部、外部输入端子和外部输出端子，所述输入输出部包括：输入部，其保持被输入的输入数据并将所述输入数据输出到所述存储单元，由此向所述存储单元进行所述输入数据的写入；以及输出部，其保持从所述存储单元输出的输出数据并将所述输出数据输出，由此进行所述输出数据的读取；
其中，通过将各所述输入部串联连接，所述输入数据被串联输入到各所述输入部；
通过将各所述输出部串联连接，各所述输出部所保持的所述输出数据被串联输出。


2.根据权利要求1所述的静态随机存取存储器，其特征在于：
所述输入部包括输出侧选择器，所述输出侧选择器选择所述存储单元及串联连接的其他所述输入部的其中一个作为输出侧的连接目标；
所述输出部包括输入侧选择器，所述输入侧选择器选择所述存储单元及串联连接的其他所述输出部的其中一个作为输入侧的连接目标。


3.根据权利要求1所述的静态随机存取存储器，其特征在于：
所述输入输出电路包括输入侧分割选择器，所述输入侧分割选择器的一端连接所述输入部，所述输入侧分割选择器的另一端连接另一所述输入部或外部输入端子。


4.根据权利要求1所述的静态随机存取存储器，其特征在于：
所述输入输出电路包括输出侧分割选择器，所述输出侧分割选择器的一端连接所述输出部，所述输出侧分割选择器的另一端连接另一所述输出部或外部输出端子。


5.根据权利要求3所述的静态随机存取存储器，其特征在于：所述输入侧分割选择器串联连接设于预设的所述输入部之间。


6.根据权利要求4所述的静态随机存取存储器，其特征在于：所述输出侧分割选择器串联连接设于预设的所述输出部之间。


7.根据权利要求1所述的静态随机存取存储器，其特征在于：
所述串联输入基于预设的时钟信号，使得串联连接的所述输入部中的输入数据从一所述输入部移位到另一所述输入部，由此将所述输入数据输入到串联连接的各所述输入部。


8.根据权利要求1所述的静态随机存取存储器，其特征在于：
所述串联输...

【专利技术属性】
技术研发人员：小嶋英充，
申请(专利权)人：合肥晶合集成电路有限公司，
类型：发明
国别省市：安徽;34