存储器装置的并行化器中的DQS门控制造方法及图纸

本发明专利技术涉及存储器装置(10)及方法，所述方法包含在输入缓冲器(18)处接收数据及输出串行数据。所述串行移位数据经传递朝向串行移位寄存器(90)，串行移位寄存器(90)将其存储的数据以并行格式移位到数据写入总线中。串行寄存器加载电路系统(88)控制串行移位寄存器(90)的加载。所述串行寄存器加载电路系统(88)经配置以接收数据选通信号(DQS)并将所述数据选通提供到所述串行移位寄存器(90)以导致所述串行移位寄存器(90)在写入操作期间在所述串行数据中移位。所述串行寄存器加载电路系统(88)包含门控电路系统(50)，其经配置以至少部分基于指示所述数据写入总线已经加载有呈并行格式的所述串行数据的负载信号截止从所述串行寄存器加载电路系统(88)提供所述数据选通。

【技术实现步骤摘要】
【国外来华专利技术】存储器装置的并行化器中的DQS门控
本专利技术的实施例大体上涉及半导体装置领域。更明确来说，本专利技术的实施例涉及截止在存储器装置的并行化器中使用数据选通门控的写入操作的潜在振铃数据选通。
技术介绍
半导体装置(例如存储器装置)利用数据信号、数据选通及/或其它信号的相位移位的时序执行操作。当存储器装置的内部数据脉冲(DQS)路径较长时，在写入操作的最后一写入位之后可能存在充足的时间来完成伴随DQS信号的传入串行数据的串行到并行转换，而无需捕捉传播到执行串行到并行转换的电路系统的未驱动DQS信号的假性边缘。存储器装置的一些规格可能要求内部DQS路径较短。然而，随着此路径缩短，DQS信号的传播停止在写入操作的写入后同步码期间变得更加难以完成。写入后同步码是从最后一个写入位由DQS信号的最后一个下降边缘捕获的时间起直到由于外部控制器停止外部地驱动DQS信号的DQS信号的不确定/无效状态的时间量。作为对DQS信号时序的另一限制，用于后同步码的存储器装置的一些规格可能较小，从而加剧了存储器装置满足此类规格的时序困难。如果内部时序超过指定窗口，那么数据(例如，在串行到并行转换期间)可被破坏。本专利技术的实施例可涉及上文陈述的问题中的一或多者。附图说明图1是说明根据本专利技术的实施例的在用于将串行数据转换成并行数据的并行化器中具有门控电路系统的存储器装置的某些特征的简化框图；图2A是包含根据实施例的使用较长后同步码的图1的存储器装置的时钟的时序图；图2B是包含根据实施例的使用较短后同步码的图1的存储器装置的时钟的时序图；图3是根据实施例的DQS截止电路系统的示意图，所述DQS截止电路系统包含具有串行移位寄存器及串行寄存器加载电路系统的图1的并行化器；图4是根据实施例的图3的串行移位寄存器的示意图；及图5是根据实施例的具有图1的门控电路系统的图3的串行寄存器加载电路系统的示意图。具体实施方式下文将描述一或多个特定实施例。为了提供对这些实施例的简洁描述，在说明书中不描述实际实施方案的所有特征。应了解，在任何此实际实施方案的开发中，如在任何工程或设计项目中，必须做出众多实施方案特定决策来实现开发者的特定目标，例如遵守可因实施方案而异的与系统相关及商业相关的约束。此外，应了解，此开发代价可能较为复杂且耗时，然而，对受益于本专利技术的一般技术人员来说，其将是日常设计及制造(fabrication/manufacture)工作。如先前所述，用于存储器装置的写入后同步码是从最后一个写入位由数据选通(DQS)信号的最后一个下降边缘捕获起直到所述DQS信号由于外部控制器停止驱动存储器装置外部的DQS而返回到不确定或无效三态的时间量。第五型双倍数据速率同步动态随机存取存储器(DDR5SDRAM)装置可包含DDR5的规格，其包含较短(例如，0.5tCK)的至少一个写入后同步码要求。此窗口可能由于在指定较短窗口中关断内部DQS信号的困难而难以满足。在此较短窗口之后，可允许用于生成内部DQS的外部DQS信号转变到不确定或无效三态。如果内部DQS信号在此较短窗口中不关断，那么外部DQS信号的三态可在内部DQS将保持不变时不利地导致较短窗口之后的内部DQS信号中的经断言边缘。对内部DQS信号的此不适当的断言可导致内部数据破坏。如本文中论述，在捕获最后一个写入位之后立即断开内部DQS路径的所揭示的技术可用于将后同步码大小减小到足以满足较短后同步码规格。由于DQS路径的断开相对接近并行化器发生且使用了相对较少延迟，所以此门控可实现减小的后同步码长度同时确保数据的串行到并行转换可正确地发生，如本文中论述。现转到图式，图1是说明存储器装置10的某些特征的简化框图。明确来说，图1的框图是说明存储器装置10的某些功能性的功能框图。根据一个实施例，存储器装置10可为DDR5SDRAM装置。与前几代DDRSDRAM相比，DDR5SDRAM的各种特征允许降低的功耗、更多带宽及更大存储容量。存储器装置10可包含数个存储器库12。例如，存储器库12可为DDR5SDRAM存储器库。存储器库12可经提供在经布置在双列直插存储器模块(DIMMS)上的一或多个芯片(例如SDRAM芯片)上。如应了解，每一DIMM可包含数个SDRAM存储器芯片(例如，x8或x16存储器芯片)。每一SDRAM存储器芯片可包含一或多个存储器库12。存储器装置10表示具有数个存储器库12的单个存储器芯片(例如SDRAM芯片)的部分。针对DDR5，存储器库12可进一步经布置以形成库群组。例如，针对8千兆位(Gb)DDR5SDRAM，存储器芯片可包含16个存储器库12，其经布置到8个库群组中，每一库群组包含2个存储器库。例如，针对16GbDDR5SDRAM，存储器芯片可包含32个存储器库12，其经布置到8个库群组中，每一库群组包含4个存储器库。可取决于整体系统的应用及设计利用存储器装置10上的存储器库12的各种其它配置、组织及大小。存储器装置10可包含命令接口14及输入/输出(I/O)接口16。命令接口14经配置以从外部装置(例如处理器或控制器17)提供数个信号(例如信号15)。IO接口16包含缓冲传入数据的输入缓冲器18。处理器或控制器17可将各种信号15提供到存储器装置10以促进要写入到存储器装置10或要从存储器装置10读取的数据的传输及接收。如应了解，命令接口14可包含数个电路，例如时钟输入电路19及命令地址输入电路20，(例如)以确保信号15的正确处置。命令接口14可从外部装置接收一或多个时钟信号。一般来说，双倍数据速率(DDR)存储器利用一对差分系统时钟信号，在本文中称为真时钟信号(Clk_t)及条形时钟信号(Clk_c)。DDR的正时钟边缘指代上升真时钟信号Clk_t与下降条形时钟信号Clk_c交叉的点，而负时钟边缘指示下降真时钟信号Clk_t与条形时钟信号Clk_c的上升的转变。命令(例如读取命令、写入命令等)通常在时钟信号的正边缘上键入，且数据在正时钟边缘及负时钟边缘两者上传输或接收。时钟输入电路19接收真时钟信号(Clk_t)及条形时钟信号(Clk_c)并生成内部时钟信号CLK。内部时钟信号CLK经供应到内部时钟发生器，例如延迟锁定环路(DLL)电路30。DLL电路30基于接收到的内部时钟信号CLK生成相控内部时钟信号LCLK。例如，相控内部时钟信号LCLK经供应到I/O接口16，且用作用于确定读取数据的输出时序的时序信号。内部时钟信号/相位CLK也可经提供到存储器装置10内的各种其它组件且可用于生成各种额外内部时钟信号。例如，内部时钟信号CLK可经提供到命令解码器32。命令解码器32可从命令总线34接收命令信号且可解码所述命令信号以提供各种内部命令。例如，命令解码器32可通过总线36将命令信号提供到DLL电路30以协调相控内部时钟信号LCLK的生成。例如，相控内部时钟信号LCLK可用于为通过IO接口16的数据计时。此外，命令解码器32可解码命令，例如读取命令、写入命令、模式寄存器设置命令、本文档来自技高网...

【技术保护点】
1.一种存储器装置，其包括：/n输入缓冲器，其经配置以接收数据及输出串行数据；/n串行移位寄存器，其经配置以在数据写入总线上输出呈并行格式的所述串行数据；及/n串行寄存器加载电路系统，其经配置以接收数据选通信号并将所述数据选通提供到所述串行移位寄存器以导致所述串行移位寄存器在写入操作期间在所述串行数据中移位，其中所述串行寄存器加载电路系统包含门控电路系统，其经配置以至少部分基于指示所述数据写入总线已经加载有呈并行格式的所述串行数据的负载信号而截止从所述串行寄存器加载电路系统提供所述数据选通。/n

【技术特征摘要】
【国外来华专利技术】20180207 US 15/891,3531.一种存储器装置，其包括：
输入缓冲器，其经配置以接收数据及输出串行数据；
串行移位寄存器，其经配置以在数据写入总线上输出呈并行格式的所述串行数据；及
串行寄存器加载电路系统，其经配置以接收数据选通信号并将所述数据选通提供到所述串行移位寄存器以导致所述串行移位寄存器在写入操作期间在所述串行数据中移位，其中所述串行寄存器加载电路系统包含门控电路系统，其经配置以至少部分基于指示所述数据写入总线已经加载有呈并行格式的所述串行数据的负载信号而截止从所述串行寄存器加载电路系统提供所述数据选通。


2.根据权利要求1所述的存储器装置，其中所述串行寄存器加载电路系统包括电力节省电路系统，其减少所述串行寄存器加载电路系统的电力加载直到数据突发完成。


3.根据权利要求1所述的存储器装置，其中移位到所述串行移位寄存器中的所述串行数据仅包括在预提取中传送的数个位的部分。


4.根据权利要求3所述的存储器装置，其中所述数据选通是由外部数据选通信号导致的多个相位划分数据选通中的一者。


5.根据权利要求4所述的存储器装置，其中所述数目的所述部分的数目包括除以所述多个相位划分数据选通的数目的数目。


6.根据权利要求1所述的存储器装置，其中所述门控电路系统接收选择性地至少部分基于所述负载信号的门控电压。


7.根据权利要求6所述的存储器装置，其中所述串行寄存器加载电路系统包括选择是否供应反馈电压作为所述门控电压的选择电路系统。


8.根据权利要求7所述的存储器装置，其中所述选择电路系统包括选择性地将所述门控电压连接到所述门控电路系统的开关。


9.根据权利要求8所述的存储器装置，其中所述选择电路系统包括多路复用器，其在所述门控电压与另一电压之间做出选择以连接到所述门控电路系统。


10.根据权利要求9所述的存储器装置，其中所述串行寄存器加载电路系统包括多路复用器，其在第一负载信号与第二负载信号之间选择所述负载信号。


11.根据权利要求10所述的存储器装置，其中所述第一负载信号指示所述写入操作的数据位已加载。


12.根据权利要求11所述的存储器装置，其中所述第二负载信号指示循环冗余校验位已加载。


13.根据权利...

【专利技术属性】
技术研发人员：D·B·彭妮，陈亮，
申请(专利权)人：美光科技公司，
类型：发明
国别省市：美国;US