一种参数可调的窄脉冲产生电路制造技术

本发明专利技术为一种参数可调的窄脉冲产生电路，其包括复杂可编程逻辑器件CPLD、可编程延时芯片和触发器，接有晶振的CPLD产生的方波脉冲信号分成两路分别进入两片可编程延时芯片，CPLD的延时设置信号接入第一可编程延时芯片的11个延时量设置引脚，第二可编程延时芯片设置延时量为0，二延时芯片延时后的信号分别接入D类触发器的RESET和CLK引脚，D类触发器输出窄脉冲信号。CPLD可由FPGA替代。优点为设置二延时芯片延时量的差，即可设置所需窄脉冲的脉宽，脉冲参数调节方便；不受延时芯片固有延时的限制，可产生最小为330ps的脉冲信号，电路简单，易于实施推广。

【技术实现步骤摘要】
一种参数可调的窄脉冲产生电路
本专利技术涉及脉冲电路
，具体为一种参数可调的窄脉冲产生电路。
技术介绍
窄脉冲电信号产生电路是半导体激光器窄脉冲驱动电路中的重要组成部分。随着半导体技术的发展，出现了许多适用于半导体激光器脉冲驱动的集成芯片，这些驱动芯片根据不同的脉冲输入信号产生不同的激光器调制电流。因此，半导体激光器脉冲驱动电路设计的关键之一为脉冲电信号产生电路的设计。目前，电脉冲信号的产生方法主要有两种：1、利用隧道二极管、雪崩二极管和阶跃二极管的模拟特性产生电脉冲；利用隧道二极管产生电脉冲信号的幅值都很低，一般为毫伏级，不利于后级电路的驱动；利用雪崩晶体管产生的脉冲需要很高的集电极电压，这会增加了系统设计的复杂性；利用阶跃二极管产生的脉冲信号的参数不稳定。2、采用开关器件和惰性元件构成脉冲产生器，如利用555定时器和电阻电容构成脉冲发生器。其脉冲调节困难，不同的脉冲参数要配置不同的电阻电容值。显然以上现有的两种方法的脉冲信号产生电路都存在脉冲参数调节困难、电路复杂、稳定性差等缺点。当前市场极需要脉冲参数可调，电路简单的窄脉冲产生电路。
技术实现思路
本专利技术的目的是针对现有的窄脉冲产生电路的缺点，设计一种参数可调的窄脉冲产生电路，其包括可编程逻辑器件和触发器，脉冲参数可调，电路简单，可产生最小为330ps的电脉冲信号。本专利技术设计的一种参数可调的窄脉冲产生电路，其包括触发器，还包括复杂可编程逻辑器件CPLD(ComplexProgrammableLogicDevice)或者现场可编程门阵列FPGA(FieldProgrammableGateArray)、以及可编程延时芯片，以下复杂可编程逻辑器件均简称为CPLD，现场可编程门阵列均简称为FPGA。所述触发器为D类触发器；晶振接入CPLD或者FPGA提供标准时钟；调节CPLD或者FPGA产生所需频率的方波脉冲信号，该方波脉冲信号分成两路分别进入两片可编程延时芯片，CPLD或者FPGA延时设置信号接入第一可编程延时芯片的11个延时量设置引脚D0，D1……D10，第一可编程延时芯片设置延时量为T1，第二可编程延时芯片设置延时量为0，第一可编程延时芯片和第二可编程延时芯片延时后的信号分别接入D类触发器的RESET(重置)和CLK(时钟)引脚，D类触发器输出与CPLD或FPGA产生的方波脉冲信号频率一致的窄脉冲信号。所述两片可编程延时芯片相同，两片可编程延时芯片的器件固有延时为t，所述t为1～6ns，延时步进为d，d为8～12ps。CPLD或者FPGA的延时设置信号为11个高电平或低电平信号，依次接入可编程延时芯片的11个延时量设置引脚。CPLD或者FPGA的高电平和低电平信号分别表示二进制数的1和0，11个高电平或低电平的延时设置信号构成11位的二进制数，该二进制数对应的十进制数值与d的乘积为设置延时量，再加上器件固有延时t等于总延时量。第一可编程延时芯片的设置延时量为T1，经该第一可编程延时芯片的一路信号的实际总延时量为T1+t。第二可编程延时芯片的设置延时量为0，经该第二可编程延时芯片的另一路信号的实际总延时量为其固有延时t。D类触发器输出窄脉冲信号的脉宽为两个可编程延时芯片的延时量之差，即为T1。所述晶振的频率等于或大于5MHz。所述复杂可编程逻辑器件CPLD和现场可编程门阵列FPGA产生的方波脉冲信号的脉宽大于所需输出的方波脉冲信号的脉宽。与现有技术相比，本专利技术一种参数可调的窄脉冲产生电路的有益效果是：1、通过调节CPLD或者FPGA即可得到所需的方波脉冲频率，通过设置两个可编程延时芯片延时量的差，即可设置所产生的窄脉冲信号的脉宽，实现输出脉冲参数调整；2、输出信号的脉宽调节方便，只需要设置其中一个延时芯片的延时量即可；3、本专利技术电路输出的最小脉冲宽度由延时芯片的延时步进和D触发器的最大响应频率决定，本专利技术方案的延时芯片的延时步进仅为8～12ps，采用最大响应频率为3GHz的D类触发器，可得到最小脉宽为330ps、参数可调的亚纳秒脉冲信号；4、本电路内均为现有的器件，制作简单，易于实施推广应用。附图说明图1为本参数可调的窄脉冲产生电路实施例结构框图。具体实施方式本参数可调的窄脉冲产生电路实施例如图1所示，其包括晶振、复杂可编程逻辑器件CPLD、可编程延时芯片和D类触发器，本例采用频率5MHz的晶振。晶振接入CPLD提供标准时钟；CPLD产生方波脉冲信号，该方波脉冲信号分成两路分别进入两片可编程延时芯片，CPLD延时设置信号接入第一可编程延时芯片的延时量设置引脚D，第一可编程延时芯片设置延时量为T1，第二可编程延时芯片设置延时量为0，第一可编程延时芯片和第二可编程延时芯片延时后的信号分别接入D类触发器的RESET(重置)和CLK(时钟)引脚，D类触发器输出与CPLD产生的方波脉冲信号频率一致的窄脉冲信号。本例两片可编程延时芯片相同，两片可编程延时芯片的器件固有延时t＝2.2ns，延时步进为d＝10ps。本例可编程延时芯片有11个设置延时量设置引脚D0，D1……D10。当需要输出方波脉冲信号脉宽为1000ps，也就是需要T1＝1000ps，那么用1000ps除以延时步进d＝10ps，所得结果100转换成二进制数即00001100100。CPLD的高电平和低电平的延时设置信号分别表示二进制数的1和0，将对应此二进制数00001100100的高低电平信号依次输入第一可编程延时芯片的11个延时量设置引脚即可。第一可编程延时芯片的设置延时量为T1＝100d＝1000ps，经该第一可编程延时芯片的一路信号的实际总延时量为1000ps+2.2ns。第二可编程延时芯片的设置延时量为0，经该第二可编程延时芯片的另一路信号的实际总延时量为其固有延时2.2ns。D类触发器输出窄脉冲信号的脉宽为两个可编程延时芯片的延时量之差，即为1000ps。当需要本例电路输出脉宽330ps的脉冲信号时，也就是需要T1＝330ps，330ps除以延时步进d＝10ps，所得结果33转换成二进制数即00000100001。CPLD将此二进制数对应的高低电平依次输入第一可编程延时芯片的11个延时量设置引脚即可。因为受到D类触发器的响应频率限制，目前本电路产生的脉冲信号最小脉宽为330ps。本例复杂可编程逻辑器件CPLD输出的最高频率为100MHz，该最高频率对应的输出方波脉冲信号脉宽为5ns。本例复杂可编程逻辑器件CPLD可用现场可编程门阵列FPGA替代。上述实施例，仅为对本专利技术的目的、技术方案和有益效果进一步详细说明的具体个例，本专利技术并非限定于此。凡在本专利技术的公开的范围之内所做的任何修改、等同替换、改进等，均包含在本专利技术的保护范围之内。本文档来自技高网...

【技术保护点】
1.一种参数可调的窄脉冲产生电路，其包括触发器，其特征在于：/n所述触发器为D类触发器；还包括复杂可编程逻辑器件CPLD或者现场可编程门阵列FPGA、以及可编程延时芯片，晶振接入CPLD或者FPGA提供标准时钟；CPLD或者FPGA产生方波脉冲信号，该方波脉冲信号分成两路分别进入两片可编程延时芯片，CPLD或者FPGA的延时设置信号接入第一可编程延时芯片的11个延时量设置引脚D

【技术特征摘要】
1.一种参数可调的窄脉冲产生电路，其包括触发器，其特征在于：
所述触发器为D类触发器；还包括复杂可编程逻辑器件CPLD或者现场可编程门阵列FPGA、以及可编程延时芯片，晶振接入CPLD或者FPGA提供标准时钟；CPLD或者FPGA产生方波脉冲信号，该方波脉冲信号分成两路分别进入两片可编程延时芯片，CPLD或者FPGA的延时设置信号接入第一可编程延时芯片的11个延时量设置引脚D0，D1……D10，第一可编程延时芯片设置延时量为T1，第二可编程延时芯片设置延时量为0，第一可编程延时芯片和第二可编程延时芯片延时后的信号分别接入D类触发器的RESET和CLK引脚，D类触发器输出与CPLD或FPGA产生的方波脉冲信号频率一致的窄脉冲信号。


2.根据权利要求1所述参数可调的窄脉冲产生电路，其特征在于：
所述两片可编程延时芯片相同，两片可编程延时芯片的器件固有延时为t，所述t为1～6ns，延时步进为d，d为8～12ps。


3.根据权利要求2所述参数可调的窄脉冲产生电...

【专利技术属性】
技术研发人员：覃良标，鲁正，付益，陈昉，
申请(专利权)人：中国电子科技集团公司第三十四研究所，
类型：发明
国别省市：广西;45