半导体器件及其形成方法技术

本发明专利技术提供了一种半导体器件，包括：鳍部；环栅结构和沟道层，环栅结构形成于鳍部上方，且环绕部分沟道层，环栅结构包括第一栅极结构和第二栅极结构，环栅结构两侧的沟道层中还设置有源/漏；和隔离结构，隔离结构设置于源或漏对应位置的下方，且第二栅极结构与隔离结构接触。隔离结构能够阻断电流泄漏的通道，避免漏电，提高半导体器件的性能。

【技术实现步骤摘要】
半导体器件及其形成方法
本专利技术涉及半导体制造领域，特别涉及一种半导体器件及其形成方法。
技术介绍
随着半导体器件尺寸的不断减小，半导体器件单元从传统的CMOS器件发展到鳍式场效应晶体管(FinFET)的领域。但是随着物理尺寸的进一步降低，FinFET已经不能够满足需求了。目前环栅结构(Gate-all-around,GAA)纳米线晶体管已经得到研究者的青睐。这种环栅结构能够进一步增大沟道载流子迁移速率，同时结构体积可以进一步缩小。但是，目前的GAA结构仍旧是容易出现漏电现象，工作效率较低，性能不好。因此，现有技术亟须一种避免环栅结构晶体管漏电的半导体器件及其形成方法。
技术实现思路
本专利技术实施例公开了一种半导体器件的形成方法和半导体器件，在源/漏对应位置的下方形成有隔离结构，能够阻断电流泄漏的通道，避免漏电。本专利技术提供了一种半导体器件，包括：鳍部；环栅结构和沟道层，环栅结构形成于鳍部上方，且环绕部分沟道层，环栅结构包括第一栅极结构和第二栅极结构，环栅结构两侧的沟道层中还设置有源/漏；和隔离结构，隔离结构设置于源或漏对应位置的下方，且第二栅极结构与隔离结构接触。根据本专利技术的一个方面，隔离结构只设置于源对应位置的下方，或者只设置于漏对应位置的下方。根据本专利技术的一个方面，隔离结构设置于源和漏对应位置的下方。根据本专利技术的一个方面，隔离结构和与隔离结构对应上方的源或漏不接触。根据本专利技术的一个方面，隔离结构的厚度尺寸为t，3nm≤t≤10nm。相应的，本专利技术还公开了一种半导体器件的形成方法，包括：提供鳍部；在鳍部顶部形成牺牲层；在牺牲层顶部形成沟道层，沟道层包括第一区、第二区和第三区，第一区和第三区分别位于第二区的两侧，牺牲层至少与第一区和第二区接触，或至少与第二区和第三区接触；形成位于第二区顶部的伪栅结构；除去与第一区或第三区接触的牺牲层，以形成凹槽；在凹槽内形成隔离结构；在第一区和第二区的内部形成源/漏；和除去伪栅结构和与第二区接触的牺牲层，以形成栅极凹槽，并在栅极凹槽内形成环栅结构。根据本专利技术的一个方面，形成沟道层后，牺牲层与第一区、第二区和第三区接触。根据本专利技术的一个方面，凹槽形成于与第二区接触的牺牲层的两侧。根据本专利技术的一个方面，形成源/漏的工艺步骤包括：刻蚀部分第一区和部分第三区，以形成源/漏凹槽，源/漏凹槽的底部未暴露隔离结构；和在源/漏凹槽内形成源/漏。根据本专利技术的一个方面，形成的隔离结构的厚度尺寸为t，3nm≤t≤10nm。根据本专利技术的一个方面，形成隔离结构的材料包括：SiO2、SiON、SiN，或者其中两种以上材料的组合。与现有的技术方案相比，本专利技术的技术方案具备以下优点：本专利技术中，环栅结构形成于鳍部上方，且环绕部分沟道层。且隔离结构设置于源或漏对应位置的下方，且第二栅极结构与隔离结构接触。设置隔离结构，并且第二栅极结构与隔离结构接触，能够保证源/漏之间产生的电流只从被环栅结构环绕的沟道层内通过，而不会越过隔离结构而到达第二栅极结构的下方，阻断了电流泄漏的通道，从而避免形成寄生晶体管，提高了半导体器件的性能。进一步的，隔离结构设置于源和漏对应位置的下方。源区和漏区对应位置的下方均设置有隔离结构，这样能够更好的阻断电流泄漏的通道，避免漏电流的产生。相应的，在本专利技术公开的半导体器件的形成方法中，沟道层包括第一区、第二区和第三区，第一区和第三区分别位于第二区的两侧，牺牲层至少与第一区和第二区接触，或至少与第二区和第三区接触；形成位于第二区顶部的伪栅结构；除去与第一区或第三区接触的牺牲层，以形成凹槽；在凹槽内形成隔离结构；在第一区和第二区的内部形成源/漏；除去伪栅结构和与第二区接触的牺牲层，以形成栅极凹槽，并在栅极凹槽内形成环栅结构。形成源/漏之后，隔离结构形成与对应源或漏的下方，能够阻断器件在工作时电流泄漏的通道，从而避免在环栅结构和鳍部之间形成寄生晶体管，从而提高了半导体器件的性能。进一步的，凹槽形成于与第二区接触的牺牲层的两侧。后续在凹槽内形成隔离结构后，隔离结构同时形成在源区和漏区对应位置的下方，更好地阻断了电流泄漏的通道，提高了器件的性能。进一步的，刻蚀部分第一区和部分第三区，以形成源/漏凹槽，源/漏凹槽的底部未暴露隔离结构。源/漏凹槽的底部未暴露隔离结构，即源/漏凹槽的底部仍旧为沟道层的一部分，沟道层上能够比较容易地生长源/漏，使得工艺过程更加简单和便利。附图说明图1是根据本专利技术一个实施例在形成伪栅结构后的截面结构示意图；图2是根据本专利技术一个实施例在形成凹槽的截面结构示意图；图3是根据本专利技术一个实施例在形成隔离结构后的截面结构示意图；图4是根据本专利技术一个实施例在形成源/漏后的截面结构示意图；图5是根据本专利技术一个实施例在形成栅极凹槽后的截面结构示意图；图6a是根据本专利技术一个实施例在形成环栅结构后的截面结构示意图；图6b是根据本专利技术一个实施例在形成环栅结构后的另一个方向的截面结构示意图。具体实施方式如前所述，现有的半导体器件存在漏电的问题。经研究发现，造成上述问题的原因为：环栅结构的底部和源/漏的底部直接和鳍部相邻，由于源/漏为环栅结构共用的结构，所以在环栅结构底部和源/漏之间容易形成寄生晶体管，导致漏电。为了解决该问题，本专利技术提供了一种半导体器件及其形成方法，在源/漏对应位置的下方形成有隔离结构，从而阻断了源/漏下方和环栅结构底部之间电流泄露的通道，防止漏电出现漏电现象，提高了半导体器件的性能。现在将参照附图来详细描述本专利技术的各种示例性实施例。应理解，除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不应被理解为对本专利技术范围的限制。此外，应当理解，为了便于描述，附图中所示出的各个部件的尺寸并不必然按照实际的比例关系绘制，例如某些层的厚度或宽度可以相对于其他层有所夸大。以下对示例性实施例的描述仅仅是说明性的，在任何意义上都不作为对本专利技术及其应用或使用的任何限制。对于相关领域普通技术人员已知的技术、方法和装置可能不作详细讨论，但在适用这些技术、方法和装置情况下，这些技术、方法和装置应当被视为本说明书的一部分。应注意，相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义或说明，则在随后的附图的说明中将不需要对其进行进一步讨论。请参考图1，鳍部100上形成牺牲层110，牺牲层110上形成沟道层120，沟道层120上形成伪栅结构130。鳍部100是位于半导体衬底(未示出)上的凸起。鳍部100的材料为以下所提到的材料中的至少一种：多晶硅、锗硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)及绝缘体上锗化硅(SiGeOI)等。在本专利技术实施例中，鳍部100的材料为多晶硅。且半导体衬底中还可以包含有其他结构，如：金属插塞、金属连本文档来自技高网...

【技术保护点】
1.一种半导体器件，其特征在于，包括：/n鳍部；/n环栅结构和沟道层，所述环栅结构形成于所述鳍部上方，且环绕部分所述沟道层，所述环栅结构包括第一栅极结构和第二栅极结构，所述环栅结构两侧的所述沟道层中还设置有源/漏；和/n隔离结构，所述隔离结构设置于所述源或所述漏对应位置的下方，且所述第二栅极结构与所述隔离结构接触。/n

【技术特征摘要】
1.一种半导体器件，其特征在于，包括：
鳍部；
环栅结构和沟道层，所述环栅结构形成于所述鳍部上方，且环绕部分所述沟道层，所述环栅结构包括第一栅极结构和第二栅极结构，所述环栅结构两侧的所述沟道层中还设置有源/漏；和
隔离结构，所述隔离结构设置于所述源或所述漏对应位置的下方，且所述第二栅极结构与所述隔离结构接触。


2.根据权利要求1所述的半导体器件，其特征在于，所述隔离结构只设置于所述源对应位置的下方，或者只设置于所述漏对应位置的下方。


3.根据权利要求1所述的半导体器件，其特征在于，所述隔离结构设置于所述源和所述漏对应位置的下方。


4.根据权利要求1所述的半导体器件，其特征在于，所述隔离结构和与所述隔离结构对应上方的所述源或所述漏不接触。


5.根据权利要求1所述的半导体器件，其特征在于，所述隔离结构的厚度尺寸为t，3nm≤t≤10nm。


6.一种半导体器件的形成方法，其特征在于，包括：
提供鳍部；
在所述鳍部顶部形成牺牲层；
在所述牺牲层顶部形成沟道层，所述沟道层包括第一区、第二区和第三区，所述第一区和所述第三区分别位于所述第二区的两侧，所述牺牲层至少与所述第一区和所述第二区接触，或至少与所述第二区和所...

【专利技术属性】
技术研发人员：王楠，
申请(专利权)人：中芯国际集成电路制造上海有限公司，中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：上海;31