一种集成电路计算设备及计算处理系统技术方案

本发明专利技术公开了一种集成电路计算设备，包括：第一处理模块，用于接收并处理RISC‑V指令集指令，其中所述RISC‑V指令集指令包括基本指令、扩展指令以及自定义指令；第二处理模块，其包括软核协处理器，所述软核协处理器通过第一接口连接所述第一处理模块，用于处理所述第一处理模块发送的所述自定义指令；第一总线，连接所述第一处理模块和所述第二处理模块；以及连接所述第一处理模块的第一端口和连接所述第二处理模块的第二端口。本发明专利技术通过在FPGA芯片中嵌入RISC‑V架构硬核处理器，并在FPGA芯片的可编程部分设计了软核协处理器，使得FPGA芯片开发人员可以根据需要灵活的对处理器内核进行调整，从而增强了FPGA芯片的计算能力且保证设备面积小、功耗低、制造成本低。

【技术实现步骤摘要】
一种集成电路计算设备及计算处理系统
本专利技术属于系统级芯片设计领域，具体涉及一种集成电路计算设备及计算处理系统。
技术介绍
目前，在FPGA(FieldProgrammableGateArray，现场可编程门阵列)设计中，通常会内嵌处理器硬核或软核，即在FPGA芯片内部嵌入处理器的ASIC(ApplicationSpecificIntegratedCircuit，专用集成电路)电路或者以HDL(HardwareDescriptionLanguage，硬件描述语言)程序代码的方式在FPGA的可编程逻辑上实现一个处理器。然而，内嵌处理器硬核的FPGA均为ARM(AdvancedRISCMachine，进阶精简指令集机器)、PowerPC等商用IP核，使用商用IP会使FPGA用户的使用成本大为增高，一方面是FPGA本身的造价增高，另一方面当用户要将FPGA上的设计转为ASIC(ApplicationSpecificIntegratedCircuit，专用集成电路)设计时，仍需付出额外的IP使用费用；其次，大多商用IP核(IntellectualPropertycore)的内部设计细节是不可见的，这对部分要求芯片完全安全可控的应用场景(如国防军工等保密场景)是无法满足需求的；第三，商用IP的设计灵活性差，一方面处理器的指令集是固定的，用户无法添加自定义指令来优化产品性能；另一方面，一旦选定了某一款IP核，后续产品升级时会受到IP能力的限制。而使用软核的FPGA由于在软核实现时需要占用FPGA上的逻辑资源，并且相对硬核来说占用的功耗大、面积大、计算能力较低，因此无法满足高精度、高实时性的应用需求，实用性较差。
技术实现思路
为了解决现有技术中存在的上述问题，本专利技术提供了一种集成电路计算设备及计算处理系统。本专利技术要解决的技术问题通过以下技术方案实现：本专利技术实施例提供了一种集成电路计算设备，包括：第一处理模块，用于接收并处理RISC-V指令集指令，其中所述RISC-V指令集指令包括基本指令、扩展指令以及自定义指令；第二处理模块，其包括软核协处理器，所述软核协处理器通过第一接口连接所述第一处理模块，用于处理所述第一处理模块发送的所述自定义指令；第一总线，连接所述第一处理模块和所述第二处理模块；以及连接所述第一处理模块的第一端口和连接所述第二处理模块的第二端口。在一个具体实施方式中，所述第一处理模块包括：RISC-V指令集处理器，存储单元、外设扩展单元；所述RISC-V指令集处理器通过第一总线互联所述存储单元和所述外设扩展单元，所述RISC-V指令集处理器还通过所述第一接口连接所述软核协处理器。在一个具体实施方式中，所述第一接口包括：内核控制组信号，包括所述RISC-V指令集处理器向所述软核协处理器发送和接收的控制信号或状态信号；指令寄存器组信号，包括所述RISC-V指令集处理器向所述软核协处理器发送的指令信号和接收的响应信号；存储器组信号，包括所述RISC-V指令集处理器的缓存向所述软核协处理器发送和接收的数据信号；自定义组信号，包括所述RISC-V指令集处理器向所述软核协处理器发送的自定义指令信号和接收的响应信号。在一个具体实施方式中，所述设备还包括：连接所述第一处理模块的第一调试端口，以及连接所述第二处理模块的第二调试端口。在一个具体实施方式中，所述第一处理模块还包括：第一测试访问接口，连接所述RISC-V指令集处理器和所述第一调试端口。在一个具体实施方式中，所述第一测试访问接口为JTAG接口。在一个具体实施方式中，所述第二处理模块包括：可编程逻辑门阵列、配置块以及第二测试访问接口，所述可编程逻辑门阵列连接所述配置块，所述配置块连接所述第二测试访问接口，所述第二测试访问接口连接所述第二调试端口。在一个具体实施方式中，所述第二测试访问接口为JTAG接口。在一个具体实施方式中，所述第一总线接口协议包括AMBA协议或TileLink协议。在一个具体实施方式中，RISC-V指令集处理器包括CPU、GPU、DSP或硬件加速器。本专利技术实施例同时提供一种计算处理系统，包括主机，还包括耦合到所述主机上的上述集成电路计算设备。与现有技术相比，本专利技术的有益效果：本专利技术实施例通过在FPGA芯片中嵌入RISC-V架构硬核处理器，并在FPGA芯片的可编程部分设计了软核协处理器，该协处理器可以帮助RISC-V硬核处理器实现RISC-V指令集的标准扩展指令集和自定义扩展指令，使得FPGA芯片开发人员可以根据需要灵活的对处理器内核进行调整，从而增强了FPGA芯片的计算能力且保证设备面积小、功耗低、制造成本低。附图说明图1为本专利技术实施例提供的一种集成电路计算设备模块框图；图2为本专利技术实施例提供的一种集成电路计算设备设计原理图；图3为本专利技术实施例提供的一种集成电路计算设备的第一接口设计原理图；图4为本专利技术实施例提供的一种集成电路计算设备第一接口信号具体示例图。具体实施方式下面结合具体实施例对本专利技术做进一步详细的描述，但本专利技术的实施方式不限于此。实施例一请参见图1，图1为本专利技术实施例提供的一种集成电路计算设备模块框图，包括：第一处理模块1，用于接收并处理RISC-V指令集指令，其中所述RISC-V指令集指令包括基本指令、扩展指令以及自定义指令；第二处理模块2，其包括软核协处理器21，所述软核协处理器21通过第一接口31连接所述第一处理模块1，用于处理所述第一处理模块1发送的所述自定义指令；第一总线3，连接所述第一处理模块1和所述第二处理模块2；以及连接所述第一处理模块1的第一端口4和连接所述第二处理模块2的第二端口5。RISC-V是一种最近数年兴起的开源指令集架构，RISC-V完全开源，架构简洁，性能优越，提升空间大且具有完整的工具链，RISC-V处理器的架构可以根据不同应用灵活调整，例如可以在RISC-V的RV32I基本指令集上增添乘法指令集(RV32M)、单精度浮点运算指令集(RV32F)和双精度浮点运算指令集(RV32D)等。根据用户软件程序的需要，硬件可以包含或不包含这些扩展。RISC-V编译器得知当前硬件包含哪些扩展后，便可以生成当前硬件条件下的最佳代码。除了标准的扩展指令集之外，本申请还向指令集中添加了自定义指令。其中第一处理模块即为核心处理器使用RISC-V指令集的片上系统，可以是CPUBlock，内部集成有RISC-V指令集处理器硬核。第二处理模块为FPGABlock，并以FPGA软核形式实现协处理器。本专利技术利用RISC-V指令集这一灵活性的特点，提出了RISC-V硬核主处理器+FPGA可编程软核协处理器这一架构：RISC-V硬核主处理器负责基础指令集和部分标准扩展指令集相关的操作，以FPGA软核形式实现的协处理器则负本文档来自技高网...

【技术保护点】
1.一种集成电路计算设备，其特征在于，包括：/n第一处理模块，用于接收并处理RISC-V指令集指令，其中所述RISC-V指令集指令包括基本指令、扩展指令以及自定义指令；/n第二处理模块，其包括软核协处理器，所述软核协处理器通过第一接口连接所述第一处理模块，用于处理所述第一处理模块发送的所述自定义指令；/n第一总线，连接所述第一处理模块和所述第二处理模块；以及/n连接所述第一处理模块的第一端口和连接所述第二处理模块的第二端口。/n

【技术特征摘要】
1.一种集成电路计算设备，其特征在于，包括：
第一处理模块，用于接收并处理RISC-V指令集指令，其中所述RISC-V指令集指令包括基本指令、扩展指令以及自定义指令；
第二处理模块，其包括软核协处理器，所述软核协处理器通过第一接口连接所述第一处理模块，用于处理所述第一处理模块发送的所述自定义指令；
第一总线，连接所述第一处理模块和所述第二处理模块；以及
连接所述第一处理模块的第一端口和连接所述第二处理模块的第二端口。


2.根据权利要求1所述的集成电路计算设备，其特征在于，所述第一处理模块包括：RISC-V指令集处理器，存储单元、外设扩展单元；
所述RISC-V指令集处理器通过第一总线互联所述存储单元和所述外设扩展单元，所述RISC-V指令集处理器还通过所述第一接口连接所述软核协处理器。


3.根据权利要求2所述的集成电路计算设备，其特征在于，所述第一接口包括：
内核控制组信号，包括所述RISC-V指令集处理器向所述软核协处理器发送和接收的控制信号或状态信号；
指令寄存器组信号，包括所述RISC-V指令集处理器向所述软核协处理器发送的指令信号和接收的响应信号；
存储器组信号，包括所述RISC-V指令集处理器的缓存向所述软核协处理器发送和接收的数据信号；
自定义组信号，包括所述RISC-V指令集处理...

【专利技术属性】
技术研发人员：古生霖，王黎明，孟智凯，贾红，陈维新，韦嶔，程显志，
申请(专利权)人：西安智多晶微电子有限公司，
类型：发明
国别省市：陕西;61