三维集成电路系统的抗静电放电方法技术方案

本发明专利技术提供一种三维集成电路系统的抗静电放电方法，提供SOC芯片和Memory芯片，所述SOC芯片和Memory芯片通过硅通孔或混合键合技术实现三维堆叠，系统的若干引脚于SOC芯片端引出，将位于Memory芯片端的Memory芯片静电放电主通路电源引入到SOC芯片端，并通过电源中断单元连接至SOC芯片静电放电主通路电源，缩短Memory芯片抗静电放电处理路径；或者系统的若干引脚于Memory芯片端引出，将位于SOC芯片端的SOC芯片静电放电主通路电源引入到Memory芯片端，并通过电源中断单元连接至Memory芯片静电放电主通路电源，缩短SOC芯片抗静电放电处理路径。

【技术实现步骤摘要】
三维集成电路系统的抗静电放电方法
本专利技术涉及集成电路领域，尤其涉及一种三维集成电路系统的抗静电放电方法。
技术介绍
随着SOC（SystemOnChip系统集成芯片）的规模越来越大，3D-IC（三维集成电路）芯片正在成为主流。作为芯片成功及量产的重要指标，3D-IC堆叠后的整体ESD(Electro-StaticDischarge)性能是一个不容忽视的方面，超大规模的3D-IC芯片在ESD设计上面临着巨大的挑战，ESD会影响整个3DIC芯片的电学性能，甚至无法正常工作。常规ESD设计重在解决单个芯片内静电放电问题。当不同芯片堆叠在一起，需要考虑如何有效的将不同芯片之间的ESD通路整合，优化ESD路径。现有的SOC与Memory的3D集成电路系统中，由于Memory信号/电源需穿过SOC芯片，导致原有的ESD路径变长，极端情况引入的ESD通路阻抗严重超出设计规范。MemoryPIN相关的ESD电流必须从上层的SOC芯片流经底部的Memory再返回上层，如此则Memory原有ESD性能恶化，存在较大风险。
技术实现思路
为减少ESD通路路径，本专利技术提供一种三维集成电路系统的抗静电放电方法，提供SOC芯片和Memory芯片，所述SOC芯片和Memory芯片通过硅通孔或混合键合技术实现三维堆叠，系统的若干引脚于SOC芯片端引出，将位于Memory芯片端的Memory芯片静电放电主通路电源引入到SOC芯片端，并通过电源中断单元连接至SOC芯片静电放电主通路电源，缩短Memory芯片抗静电放电处理路径；或者系统的若干引脚于Memory芯片端引出，将位于SOC芯片端的SOC芯片静电放电主通路电源引入到Memory芯片端，并通过电源中断单元连接至Memory芯片静电放电主通路电源，缩短SOC芯片抗静电放电处理路径。优选的，系统的若干引脚于SOC芯片端引出的情况下，当Memory引脚发生静电放电干扰时，静电放电干扰的第一瞬态电流路径为：Memory引脚至Memory芯片静电放电主通路电源,再至另一Memory引脚。优选的，系统的若干引脚于SOC芯片端引出的情况下，当SOC引脚和Memory引脚发生静电放电干扰时，静电放电干扰第二瞬态电流路径为：Memory引脚至Memory芯片静电放电主通路电源，至电源中断单元至SOC芯片静电放电主通路电源，再至SOC引脚。优选的，所述Memory引脚位于整个系统的SOC端。优选的，系统的若干引脚于Memory芯片端引出的情况下，当SOC引脚发生静电放电干扰时，静电放电干扰的第一瞬态电流路径为：SOC引脚至SOC芯片静电放电主通路电源,再至另一SOC引脚。优选的，系统的若干引脚于Memory芯片端引出的情况下，当SOC引脚和Memory引脚发生静电放电干扰时，静电放电干扰第二瞬态电流路径为：SOC引脚至SOC芯片静电放电主通路电源，至电源中断单元至Memory芯片静电放电主通路电源，再至Memory引脚。优选的，所述SOC引脚位于整个系统的Memory端。优选的，于SOC芯片设置Memory芯片电源域，所述Memory芯片电源域包括：Memory中封装出引脚的电源，及对应的抗静电放电单元；所述Memory电源域位于：ＳＯＣ芯片电源环中，并通过电源中断单元连接到ＳＯＣ芯片静电放电主通路电源。优选的，于Memory芯片设置SOC芯片电源域，所述SOC芯片电源域包括：SOC中封装出引脚的电源，及对应的抗静电放电单元；所述SOC电源域位于：Memory芯片电源环中，并通过电源中断单元连接到Memory芯片静电放电主通路电源。优选的，所述电源中断单元为：双向二极管；在第一状态时，所述双向二极管隔离电源，隔绝噪声；在第二状态ＥＳＤ发生时，瞬态高压使得所述双向二极管导通，导通ＥＳＤ放电通路，实现ESD放电。本专利技术的目的在于SOC芯片和Memory芯片的3D系统中，实现ESD通路路径的减少，优化ESD干扰的影响。附图说明通过参照附图阅读以下所作的对非限制性实施例的详细描述，本专利技术的其它特征、目的和优点将会变得更明显。图1为本专利技术一实施例中三维集成电路系统的抗静电放电方法的示意图；图2为本专利技术一实施例中电源中断单元的示意图；图3为本专利技术另一实施例中三维集成电路系统的抗静电放电方法的示意图。在图中，贯穿不同的示图，相同或类似的附图标记表示相同或相似的装置（模块）或步骤。具体实施方式为解决上述现有技术中的问题，本专利技术提供一种三维集成电路系统的抗静电放电方法，提供SOC芯片和Memory芯片，所述SOC芯片和Memory芯片通过硅通孔或混合键合技术实现三维堆叠，系统的若干引脚于SOC芯片端引出，将位于Memory芯片端的Memory芯片静电放电主通路电源引入到SOC芯片端，并通过电源中断单元连接至SOC芯片静电放电主通路电源，缩短Memory芯片抗静电放电处理路径；或者系统的若干引脚于Memory芯片端引出，将位于SOC芯片端的SOC芯片静电放电主通路电源引入到Memory芯片端，并通过电源中断单元连接至Memory芯片静电放电主通路电源，缩短SOC芯片抗静电放电处理路径。下面结合具体实施例对本专利技术的内容进行详细说明，请参考图1；图1为本专利技术一实施例中三维集成电路系统的抗静电放电方法的示意图。图1中，三维集成电路系统包括SOC芯片和Memory芯片，Memory芯片可以为Dram芯片。SOC芯片和Memory芯片通过TSV(Through-Silicon-Via)硅通孔或混合键合（hybridbonding）技术三维堆叠设置，Memory包括若干电源线、地线，在本实施例中电源线、地线分别包括：VDDIO_DRAM30、VDD_DRAM10、VSS_DRAM20，其中VSS_DRAM20为Memory芯片静电放电主通路电源，三维集成电路系统中的引脚由SOC芯片端引出。本实施例中，于SOC芯片中设置有SOC芯片电流域，SOC芯片电流域包括若干电源、地，即包括若干抗静电放电单元200。本实施例中包括：SOC_IO（图1标号为40）,VDD25（图1标号为50），VSSD（图1标号为60），均通过设置于SOC芯片端的引脚引出；优选的，SOC芯片还设置Memory芯片电源域，该Memory芯片电流域设置于系统的SOC芯片端位于SOC芯片电源环中，本实施例中Memory芯片电流域中包括VDDIO_DRAM30、VDD_DRAM10、VSS_DRAM20均通过设置于SOC芯片端的引脚引出。Memory芯片电源域包括：Memory中封装出引脚的电源，及对应的抗静电放电单元200。电源中断单元100连接到ＳＯＣ芯片静电放电主通路电源VSSD。将位于Memory芯片端的Memory芯片静电放电主通路电源VSS_DRAM引入到SOC芯片端，并通过电源中断单元100连接至SOC芯片静电放电主通路电源VSSD，有效缩短Memory芯片抗静电放电处理路径，详细描述为：本文档来自技高网...

【技术保护点】
1.一种三维集成电路系统的抗静电放电方法，其特征在于：/n提供SOC芯片和Memory芯片，所述SOC芯片和Memory芯片通过硅通孔或混合键合技术实现三维堆叠，/n系统的若干引脚于SOC芯片端引出，将位于Memory芯片端的Memory芯片静电放电主通路电源引入到SOC芯片端，并通过电源中断单元连接至SOC芯片静电放电主通路电源，缩短Memory芯片抗静电放电处理路径；或者/n系统的若干引脚于Memory芯片端引出，将位于SOC芯片端的SOC芯片静电放电主通路电源引入到Memory芯片端，并通过电源中断单元连接至Memory芯片静电放电主通路电源，缩短SOC芯片抗静电放电处理路径。/n

【技术特征摘要】
1.一种三维集成电路系统的抗静电放电方法，其特征在于：
提供SOC芯片和Memory芯片，所述SOC芯片和Memory芯片通过硅通孔或混合键合技术实现三维堆叠，
系统的若干引脚于SOC芯片端引出，将位于Memory芯片端的Memory芯片静电放电主通路电源引入到SOC芯片端，并通过电源中断单元连接至SOC芯片静电放电主通路电源，缩短Memory芯片抗静电放电处理路径；或者
系统的若干引脚于Memory芯片端引出，将位于SOC芯片端的SOC芯片静电放电主通路电源引入到Memory芯片端，并通过电源中断单元连接至Memory芯片静电放电主通路电源，缩短SOC芯片抗静电放电处理路径。


2.根据权利要求1所述的三维集成电路系统的抗静电放电方法，其特征在于，系统的若干引脚于SOC芯片端引出的情况下，当Memory引脚发生静电放电干扰时，静电放电干扰的第一瞬态电流路径为：Memory引脚至Memory芯片静电放电主通路电源,再至另一Memory引脚。


3.根据权利要求1所述的三维集成电路系统的抗静电放电方法，其特征在于，系统的若干引脚于SOC芯片端引出的情况下，当SOC引脚和Memory引脚发生静电放电干扰时，静电放电干扰第二瞬态电流路径为：Memory引脚至Memory芯片静电放电主通路电源，至电源中断单元至SOC芯片静电放电主通路电源，再至SOC引脚。


4.根据权利要求2或3中任意一项所述的三维集成电路系统的抗静电放电方法，其特征在于，所述Memory引脚位于整个系统的SOC端。


5.根据权利要求1所述的三维集成电路系统的抗静电放电方法，其特征在于，系统的若干引脚于Memory芯片端引出的情况下，当SOC引脚发生静电放电干扰时...

【专利技术属性】
技术研发人员：俞大立，柳雅琳，
申请(专利权)人：格科微电子上海有限公司，
类型：发明
国别省市：上海;31