沟槽栅功率器件及其制造方法技术

本发明专利技术公开了一种沟槽栅功率器件，包括器件单元区和终端区，终端区环绕在器件单元区的周侧，器件单元区中由多个器件单元并联而成；终端区的终端结构包括：终端沟槽，在终端沟槽中填充有终端介质层，终端沟槽依次穿过器件单元的沟道区、载流子存储层和漂移区，终端沟槽的深度要大于沟槽栅功率器件反偏时在漂移区中形成的耗尽区的深度；终端沟槽的区域也设置为沟槽栅功率器件的芯片划片区，终端沟槽的宽度在满足耐压所需要的要求值的同时满足大于采用光刻刻蚀进行芯片划片的要求值。本发明专利技术公开了一种沟槽栅功率器件的制造方法。本发明专利技术所要解决的技术问题是提供一种沟槽栅功率器件，能大大缩小终端结构的宽度，从而缩小终端区的面积。

Trench gate power device and its manufacturing method

【技术实现步骤摘要】
沟槽栅功率器件及其制造方法
本专利技术涉及一种半导体集成电路制造领域，特别是涉及一种沟槽栅功率器件；本专利技术还涉及一种沟槽栅功率器件的制造方法。
技术介绍
半导体功率器件是电力电子系统进行能量控制和转换的基本电子元器件，电力电子技术的不断发展为半导体功率器件开拓了广泛的应用领域。以绝缘栅双极型晶体管(InsulatedGateBipolarTransistor，IGBT)和金属氧化物半导体场效应晶体管(MOSFET)为标志的半导体功率器件是当今电力电子领域器件的主流，其中，IGBT器件是一种电压控制的MOSFET和双极型三极管(BJT)的复合型器件。IGBT及MOSFET的栅极结构包括平面栅和沟槽(Trench)栅，所以现有IGBT及MOSFET的栅极结构都是通过平面栅或Trench栅工艺形成。沟槽栅功率器件如沟槽栅IGBT或沟槽栅MOSFET中通常包括器件单元区和终端区，终端区环绕在所述器件单元区的周侧；器件单元区通常也称为有源区(Active)，器件单元区并联有多个器件单元，器件单元会在工作时会产生电流流动；终端区形成的终端结构用于承受终端电压并用于形成对所述器件单元区中的器件单元的保护。随着器件的电压的增加，现有终端结构的面积也需要大幅度的增加。
技术实现思路
本专利技术所要解决的技术问题是提供一种沟槽栅功率器件，能大大缩小终端结构的宽度，从而缩小终端区的面积。为此，本专利技术还提供一种沟槽栅功率器件的制造方法。为解决上述技术问题，本专利技术提供的沟槽栅功率器件包括器件单元区和终端区，所述终端区环绕在所述器件单元区的周侧，所述器件单元区中由多个器件单元并联而成；所述终端区的终端结构包括：终端沟槽，在所述终端沟槽中填充有终端介质层，所述终端沟槽依次穿过所述器件单元的沟道区、载流子存储层和漂移区，所述终端沟槽的深度要大于所述沟槽栅功率器件反偏时在所述漂移区中形成的耗尽区的深度。所述终端沟槽的区域也设置为所述沟槽栅功率器件的芯片划片区，所述终端沟槽的宽度在满足耐压所需要的要求值的同时满足大于采用光刻刻蚀进行芯片划片的要求值。进一步的改进是，所述器件单元的正面结构包括：形成于半导体衬底表面的第一外延层，所述第一外延层具有第一导电类型掺杂，漂移区由所述第一外延层组成，所述第一外延层的掺杂浓度根据所述漂移区的要求设置。形成于所述第一外延层表面的第二外延层，所述第二外延层具有第一导电类型掺杂，所述第二外延层的掺杂浓度大于所述第一外延层的掺杂浓度，所述第二外延层作为所述沟槽栅功率器件的载流子存储层。形成于所述第二外延层表面的第三外延层，所述第三外延层具有第二导电类型掺杂，所述第三外延层作为所述沟槽栅功率器件的沟道区。所述载流子存储层和所述沟道区都采用外延层的工艺结构，能防止所述载流子存储层或所述沟道区采用注入加推阱形成的结构中的热过程对所述载流子存储层和所述沟道区的掺杂浓度分布和厚度的影响，从而能使所述载流子存储层和所述沟道区都具有杂质浓度分布和厚度都能精确控制的结构。沟槽栅包括栅极沟槽、栅介质层和多晶硅栅，所述栅极沟槽穿过所述沟道区，所述栅极沟槽的底部位于所述载流子存储层中或穿过所述载流子存储层，所述栅介质层形成于所述栅极沟槽的侧面和底部表面，所述多晶硅栅填充于形成有所述栅介质层的所述栅极沟槽中，被所述多晶硅栅侧面覆盖的所述沟道区的表面用于形成沟道。源区，由形成于所述沟道区表面的第一导电类型重掺杂区组成。层间膜，接触孔，由正面金属层图形化形成的源极和栅极。所述接触孔穿过所述层间膜。所述源区通过顶部对应的所述接触孔连接到所述源极。所述多晶硅栅通过顶部对应的所述接触孔连接到所述栅极。进一步的改进是，所述沟槽栅功率器件为沟槽栅IGBT，包括如下背面结构：在减薄后的半导体衬底的背面形成有由第二导电类型重掺杂区组成的集电区。在所述集电区的背面形成有由背面金属层组成的集电极。或者，所述沟槽栅功率器件为沟槽栅MOSFET，包括如下背面结构：在减薄后的半导体衬底的背面形成有由第一导电类型重掺杂区组成的漏区。在所述漏区的背面形成有由背面金属层组成的漏极。进一步的改进是，所述半导体衬底为硅衬底，所述第一外延层、所述第二外延层和所述第三外延层都为硅外延层。所述栅介质层为栅氧化层，采用热氧化工艺形成。进一步的改进是，所述载流子存储层的掺杂浓度为5e15cm-3～5e17cm-3，厚度为0.5微米～5微米；所述沟道区的掺杂浓度为5e16cm-3～5e17cm-3，厚度为0.5微米～3微米。进一步的改进是，所述沟槽栅功率器件为沟槽栅IGBT时，所述沟槽栅功率器件的背面结构还包括：第一导电类型掺杂的场中止层，形成于所述漂移区和所述集电区之间。所述终端沟槽的底部穿入所述场中止层中并穿透所述场中止层中形成的耗尽层。进一步的改进是，所述终端沟槽的宽度为几个微米以内。进一步的改进是，所述终端介质层的材料包括氧化硅、氮氧化硅或氮化硅，所述终端介质层为一种材料组成的单层结构或者所述终端介质层为由二种以上的材料组成的多层结构。为解决上述技术问题，本专利技术提供的沟槽栅功率器件的制造方法中，沟槽栅功率器件包括器件单元区和终端区，所述器件单元区中由多个器件单元并联而成，首先进行形成所述器件单元的正面结构的步骤直至所述器件单元的正面结构的源区形成，在所述器件单元的正面结构的层间膜形成之前进行如下的形成进行终端结构的步骤，包括：步骤101、采用光刻刻蚀工艺在所述终端区中形成终端沟槽，所述终端沟槽依次穿过所述沟道区、所述载流子存储层和所述漂移区，所述终端沟槽的深度要大于所述沟槽栅功率器件反偏时在所述漂移区中形成的耗尽区的深度。所述终端沟槽的区域也设置为所述沟槽栅功率器件的芯片划片区，所述终端沟槽的宽度在满足耐压所需要的要求值的同时满足大于采用光刻刻蚀进行芯片划片的要求值。步骤102、在所述终端沟槽中填充终端介质层形成所述终端结构。进一步的改进是，所述器件单元的正面结构的所述源区形成之前的步骤包括：步骤一、采用外延生长工艺在半导体衬底表面形成具有第一导电类型掺杂的第一外延层，漂移区由所述第一外延层组成，所述第一外延层的掺杂浓度根据所述漂移区的要求设置。步骤二、采用外延生长工艺在所述第一外延层表面形成第二外延层，所述第二外延层具有第一导电类型掺杂，所述第二外延层的掺杂浓度大于所述第一外延层的掺杂浓度，所述第二外延层作为所述沟槽栅功率器件的载流子存储层。步骤三、采用外延生长工艺在所述第二外延层表面形成第三外延层，所述第三外延层具有第二导电类型掺杂，所述第三外延层作为所述沟槽栅功率器件的沟道区。所述载流子存储层和所述沟道区都采用外延层的工艺结构，能防止所述载流子存储层或所述沟道区采用注入加推阱形成的结构中的热过程对所述载流子存储层和所述沟道区的掺杂浓度分布和厚度的影响，从而能使所述载流子存储层和所述沟道区都具有杂质浓度分本文档来自技高网...

【技术保护点】
1.一种沟槽栅功率器件，其特征在于，沟槽栅功率器件包括器件单元区和终端区，所述终端区环绕在所述器件单元区的周侧，所述器件单元区中由多个器件单元并联而成；所述终端区的终端结构包括：/n终端沟槽，在所述终端沟槽中填充有终端介质层，所述终端沟槽依次穿过所述器件单元的沟道区、载流子存储层和漂移区，所述终端沟槽的深度要大于所述沟槽栅功率器件反偏时在所述漂移区中形成的耗尽区的深度；/n所述终端沟槽的区域也设置为所述沟槽栅功率器件的芯片划片区，所述终端沟槽的宽度在满足耐压所需要的要求值的同时满足大于采用光刻刻蚀进行芯片划片的要求值。/n

【技术特征摘要】
1.一种沟槽栅功率器件，其特征在于，沟槽栅功率器件包括器件单元区和终端区，所述终端区环绕在所述器件单元区的周侧，所述器件单元区中由多个器件单元并联而成；所述终端区的终端结构包括：
终端沟槽，在所述终端沟槽中填充有终端介质层，所述终端沟槽依次穿过所述器件单元的沟道区、载流子存储层和漂移区，所述终端沟槽的深度要大于所述沟槽栅功率器件反偏时在所述漂移区中形成的耗尽区的深度；
所述终端沟槽的区域也设置为所述沟槽栅功率器件的芯片划片区，所述终端沟槽的宽度在满足耐压所需要的要求值的同时满足大于采用光刻刻蚀进行芯片划片的要求值。


2.如权利要求1所述的沟槽栅功率器件，其特征在于：
所述器件单元的正面结构包括：
形成于半导体衬底表面的第一外延层，所述第一外延层具有第一导电类型掺杂，漂移区由所述第一外延层组成，所述第一外延层的掺杂浓度根据所述漂移区的要求设置；
形成于所述第一外延层表面的第二外延层，所述第二外延层具有第一导电类型掺杂，所述第二外延层的掺杂浓度大于所述第一外延层的掺杂浓度，所述第二外延层作为所述沟槽栅功率器件的载流子存储层；
形成于所述第二外延层表面的第三外延层，所述第三外延层具有第二导电类型掺杂，所述第三外延层作为所述沟槽栅功率器件的沟道区；
所述载流子存储层和所述沟道区都采用外延层的工艺结构，能防止所述载流子存储层或所述沟道区采用注入加推阱形成的结构中的热过程对所述载流子存储层和所述沟道区的掺杂浓度分布和厚度的影响，从而能使所述载流子存储层和所述沟道区都具有杂质浓度分布和厚度都能精确控制的结构；
沟槽栅包括栅极沟槽、栅介质层和多晶硅栅，所述栅极沟槽穿过所述沟道区，所述栅极沟槽的底部位于所述载流子存储层中或穿过所述载流子存储层，所述栅介质层形成于所述栅极沟槽的侧面和底部表面，所述多晶硅栅填充于形成有所述栅介质层的所述栅极沟槽中，被所述多晶硅栅侧面覆盖的所述沟道区的表面用于形成沟道；
源区，由形成于所述沟道区表面的第一导电类型重掺杂区组成；
层间膜，接触孔，由正面金属层图形化形成的源极和栅极；
所述接触孔穿过所述层间膜；
所述源区通过顶部对应的所述接触孔连接到所述源极；
所述多晶硅栅通过顶部对应的所述接触孔连接到所述栅极。


3.如权利要求2所述的沟槽栅功率器件，其特征在于：所述沟槽栅功率器件为沟槽栅IGBT，包括如下背面结构：
在减薄后的半导体衬底的背面形成有由第二导电类型重掺杂区组成的集电区；
在所述集电区的背面形成有由背面金属层组成的集电极；
或者，所述沟槽栅功率器件为沟槽栅MOSFET，包括如下背面结构：
在减薄后的半导体衬底的背面形成有由第一导电类型重掺杂区组成的漏区；
在所述漏区的背面形成有由背面金属层组成的漏极。


4.如权利要求1所述的沟槽栅功率器件，其特征在于：所述半导体衬底为硅衬底，所述第一外延层、所述第二外延层和所述第三外延层都为硅外延层；
所述栅介质层为栅氧化层，采用热氧化工艺形成。


5.如权利要求1所述的沟槽栅功率器件，其特征在于：所述载流子存储层的掺杂浓度为5e15cm-3～5e17cm-3，厚度为0.5微米～5微米；所述沟道区的掺杂浓度为5e16cm-3～5e17cm-3，厚度为0.5微米～3微米。


6.如权利要求3所述的沟槽栅功率器件，其特征在于：所述沟槽栅功率器件为沟槽栅IGBT时，所述沟槽栅功率器件的背面结构还包括：
第一导电类型掺杂的场中止层，形成于所述漂移区和所述集电区之间；
所述终端沟槽的底部穿入所述场中止层中并穿透所述场中止层中形成的耗尽层。


7.如权利要求1所述的沟槽栅功率器件，其特征在于：所述终端沟槽的宽度为几个微米以内。


8.如权利要求1所述的沟槽栅功率器件，其特征在于：所述终端介质层的材料包括氧化硅、氮氧化硅或氮化硅，所述终端介质层为一种材料组成的单层结构或者所述终端介质层为由二种以上的材料组成的多层结构。


9.一种沟槽栅功率器件的制造方法，其特征在于，沟槽栅功率器件包括器件单元区和终端区，所述器件单元区中由多个器件单元并联而成，首先进行形成所述器件单元的正面结构的步骤直至所述器件单元的正面结构的源区形成，在所述器件单元的正面结构的层间膜形成之前进行如下的形成进行终端结构的步骤，包括：
步骤101、采用光刻刻蚀工艺在所述终端区中形成终端沟槽，所述终端沟槽依次穿过所述沟道区、所述载流子存储层和所述漂移区，所述终端沟槽的深度要大于所述沟槽栅功率器件反偏时在所述漂移区中形成的耗尽区的深度；
...

【专利技术属性】
技术研发人员：李东升，
申请(专利权)人：深圳尚阳通科技有限公司，
类型：发明
国别省市：广东;44