半导体结构及其形成方法技术

一种半导体结构及其形成方法，形成方法包括：提供衬底；在衬底上形成多个分立的第一掩膜图形；在第一掩膜图形侧壁上形成牺牲侧墙；在牺牲侧墙的侧壁上形成第二掩膜图形；第一掩膜图形、牺牲侧墙以及第二掩膜图形的宽度相等，第一掩膜图形以及位于同一第一掩膜图形侧壁上的牺牲侧墙和第二掩膜图形构成图形单元，位于相邻图形单元中的第二掩膜图形的间距为第一掩膜图形宽度的整数倍；去除牺牲侧墙；以第一掩膜图形和第二掩膜图形为掩膜刻蚀衬底，形成多个分立的鳍部。以第一掩膜图形和第二掩膜图形为掩膜刻蚀衬底，可以通过更改衬底上相对应的相邻图形单元间的间距来调整后续形成的鳍部间的间距，进而进一步改善半导体结构的性能性。

Semiconductor structure and its formation method

【技术实现步骤摘要】
半导体结构及其形成方法
本专利技术实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
技术介绍
随着集成电路的集成度不断提高，集成电路向亚微米、深亚微米方向快速发展，其图案线宽也将越来越细，这对半导体工艺提出了更高的要求。因此，对如何实现细线宽图案进行深入研究以适应半导体工艺的新要求已成为一个刻不容缓的课题。光刻技术(Lithograph)是实现集成电路图案的关键工艺技术。在光刻技术中，将感光材料(光刻胶)涂覆于基底的薄膜上，采用与光刻胶感光特性相应的波段的光，透过具有特定图案的掩膜板照射至光刻胶表面，经显影后形成与掩膜板上的图案相对应的光刻胶图形。在集成电路的后续工艺中，以此光刻胶图形作为阻挡层对其下的薄膜进行选择性刻蚀，便可以将掩膜板上的图案完整地转移到基底的薄膜上。集成电路的图案线宽越细，要求光刻胶的成像分辨率越高，而光刻胶的成像分辨率与曝光光源的波长成反比，因此，缩小曝光光源的波长成为实现细线宽图案的主要途径。双图案化是在半导体制造中开发用于光刻以增强部件密度的技术。在通常所实施的光刻中，对半导体晶圆的表面施加光刻胶，然后在光刻胶中限定图案。图案化的光刻胶中的图案在光刻掩模中进行限定。自对准双图案化(Self-AlignedDoublePatterning，SADP)是设计用于减少对单层进行显影所需要的光刻步骤的数量的半导体工艺。SADP采用形成硬掩模间隔件来创建在光刻掩模中未形成的其他图案。蚀刻出通过间隔件创建的图案并对其进行填充，从而在不使用额外的光刻掩模的情况下在半导体衬底中创建其他图案。
技术实现思路
本专利技术实施例解决的问题是提供一种半导体结构及其形成方法，优化半导体结构的电学性能。为解决上述问题，本专利技术实施例提供一种半导体结构的形成方法，包括：提供衬底；在所述衬底上形成多个分立的第一掩膜图形；在所述第一掩膜图形侧壁上形成牺牲侧墙；在所述牺牲侧墙的侧壁上形成第二掩膜图形；所述第一掩膜图形、牺牲侧墙以及所述第二掩膜图形的宽度相等，所述第一掩膜图形以及位于同一所述第一掩膜图形侧壁上的所述牺牲侧墙和所述第二掩膜图形构成图形单元，位于相邻图形单元中的所述第二掩膜图形的间距为所述第一掩膜图形宽度的整数倍；去除所述牺牲侧墙；以所述第一掩膜图形和第二掩膜图形为掩膜刻蚀所述衬底，形成多个分立的鳍部。相应的，本专利技术实施例还提供一种半导体结构，包括：衬底；多个第一掩膜图形，分立于所述衬底上，所述第一掩膜图形用于形成鳍部；牺牲侧墙，位于所述第一掩膜图形的侧壁上；第二掩膜图形，位于所述牺牲侧墙的侧壁上，所述第二掩膜图形用于形成鳍部；所述第一掩膜图形、牺牲侧墙以及所述第二掩膜图形的宽度相等，所述第一掩膜图形以及位于同一所述第一掩膜图形侧壁上的所述牺牲侧墙和所述第二掩膜图形构成图形单元，位于相邻图形单元中的所述第二掩膜图形的间距为所述第一掩膜图形宽度的整数倍。与现有技术相比，本专利技术实施例的技术方案具有以下优点：本专利技术实施例在所述衬底上形成多个分立的第一掩膜图形；在所述第一掩膜图形侧壁上形成牺牲侧墙；在所述牺牲侧墙的侧壁上形成第二掩膜图形。所述第一掩膜图形和第二掩膜图形通过牺牲侧墙实现间隔设置，且通常所述牺牲侧墙的被刻蚀速率大于所述第一掩膜图形和第二掩膜图形的被刻蚀速率，即使在微小尺寸的技术节点中，在去除所述牺牲侧墙的过程中，所述第一掩膜图形和第二掩膜图形的损伤仍较少，以所述第一掩膜图形和第二掩膜图形为掩膜刻蚀所述衬底形成的鳍部形貌质量仍较好，进而能够优化半导体结构的电学性能。因为所述第一掩膜图形、牺牲侧墙以及所述第二掩膜图形的宽度相等，所述第一掩膜图形以及位于同一所述第一掩膜图形侧壁上的所述牺牲侧墙和所述第二掩膜图形构成图形单元，位于相邻图形单元中的所述第二掩膜图形的间距为第一掩膜图形宽度的整数倍；因此，以所述第一掩膜图形和第二掩膜图形为掩膜刻蚀所述衬底，形成的鳍部和鳍部间的间距均为鳍部的宽度的倍数，且可以通过更改衬底上相对应的相邻图形单元间的间距来调整后续形成的鳍部间的间距，来满足不同的半导体结构的设计要求，进而进一步改善半导体结构的性能性。可选方案中，部分图形单元中的所述第二掩膜图形包括：用于形成鳍部的器件第二掩膜图形，以及与鳍切(Fincut)位置相对应的伪第二掩膜图形；形成第二掩膜图形后，去除牺牲侧墙前，形成露出所述伪第二掩膜图形的第一遮挡层，以所述第一遮挡层为掩膜，对所述伪第二掩膜图形进行离子掺杂的过程中，被所述第一遮挡层覆盖的结构不易被掺杂；且伪第二掩膜图形被离子掺杂后与所述器件第二掩膜图形的刻蚀选择比增大，在去除经过离子掺杂的所述伪第二掩膜图形的过程中不易对图形单元中的其他结构造成损伤，有利于提高半导体结构的电学性能。可选方案中，所述第一掩膜图形包括：用于形成鳍部的器件第一掩膜图形，以及与鳍切位置相对应的伪第一掩膜图形；形成第二掩膜图形后，去除牺牲侧墙前，形成露出所述伪第一掩膜图形的第二遮挡层；因此以所述第二遮挡层为掩膜，去除所述伪第一掩膜图形的过程中不易对被第二遮挡层覆盖的结构造成损伤，有利于提高半导体结构的电学性能。附图说明图1至图7是一种半导体结构的形成方法中各步骤对应的结构示意图；图8至图18是本专利技术实施例半导体结构的形成方法第一实施例中各步骤对应的结构示意图；图19至图21是本专利技术实施例半导体结构的形成方法第二实施例中各步骤对应的结构示意图；图22是本专利技术实施例半导体结构一实施例的结构示意图；图23是本专利技术实施例半导体结构又一实施例的结构示意图；图24是本专利技术实施例半导体结构再一实施例的结构示意图。具体实施方式由
技术介绍
可知，目前所形成的器件仍有性能不佳的问题。现结合一种半导体结构的形成方法分析器件性能不佳的原因。参考图1至图3，示出了一种半导体结构的形成方法中各步骤对应的结构示意图。如图1所示，在衬底1上形成多个分立的核心层2，在所述核心层2以及所述核心层2露出的衬底1上保形覆盖第一图形材料层(图中未示出)；去除所述核心层2上以及所述衬底1上的第一图形材料层，形成位于所述核心层2的侧壁上的第一图形层3。如图2所示，去除所述核心层2，为后续在所述第一图形层3的侧壁上形成第二图形层做准备。如图3所示，在所述第一图形层3以及所述第一图形层3露出的衬底1上保形覆盖第二图形材料层(图中未示出)；去除所述第一图形层3上以及所述衬底1上的第二图形材料层，形成位于所述第一图形层3侧壁上的第二图形层4。如图4所示，去除所述第一图形层3，为后续在所述第二图形层4的侧壁上形成第三图形层做准备。如图5所示，在所述第二图形层4以及所述第二图形层4露出的衬底1上保形覆盖第三图形材料层(图中未示出)；去除所述第二图形层4上以及所述衬底1上的第三图形材料层，形成位于所述第二图形层4侧壁上的第三图形层5，所述第三图形层5包括伪第三图形层7和器件第三图形层6。如图6所示，去除所述第二图形层4。如图7所示，去除所述第三图形层5中的伪本文档来自技高网...

【技术保护点】
1.一种半导体结构的形成方法，其特征在于，包括：/n提供衬底；/n在所述衬底上形成多个分立的第一掩膜图形；/n在所述第一掩膜图形侧壁上形成牺牲侧墙；/n在所述牺牲侧墙的侧壁上形成第二掩膜图形；所述第一掩膜图形、牺牲侧墙以及所述第二掩膜图形的宽度相等，所述第一掩膜图形以及位于同一所述第一掩膜图形侧壁上的所述牺牲侧墙和所述第二掩膜图形构成图形单元，位于相邻图形单元中的所述第二掩膜图形的间距为所述第一掩膜图形宽度的整数倍；/n去除所述牺牲侧墙；/n以所述第一掩膜图形和第二掩膜图形为掩膜刻蚀所述衬底，形成多个分立的鳍部。/n

【技术特征摘要】
1.一种半导体结构的形成方法，其特征在于，包括：
提供衬底；
在所述衬底上形成多个分立的第一掩膜图形；
在所述第一掩膜图形侧壁上形成牺牲侧墙；
在所述牺牲侧墙的侧壁上形成第二掩膜图形；所述第一掩膜图形、牺牲侧墙以及所述第二掩膜图形的宽度相等，所述第一掩膜图形以及位于同一所述第一掩膜图形侧壁上的所述牺牲侧墙和所述第二掩膜图形构成图形单元，位于相邻图形单元中的所述第二掩膜图形的间距为所述第一掩膜图形宽度的整数倍；
去除所述牺牲侧墙；
以所述第一掩膜图形和第二掩膜图形为掩膜刻蚀所述衬底，形成多个分立的鳍部。


2.如权利要求1所述的半导体结构的形成方法，其特征在于，部分图形单元中的所述第二掩膜图形包括用于形成鳍部的器件第二掩膜图形，以及与鳍切位置相对应的伪第二掩膜图形；所述第一掩膜图形包括用于形成鳍部的器件第一掩膜图形，以及与鳍切位置相对应的伪第一掩膜图形；
所述半导体结构的形成方法包括：先去除所述伪第一掩膜图形，后去除所述伪第二掩膜图形；
或者，
所述半导体结构的形成方法包括：先去除所述伪第二掩膜图形，后去除所述伪第一掩膜图形。


3.如权利要求1所述的半导体结构的形成方法，其特征在于，部分图形单元中的所述第二掩膜图形包括：用于形成鳍部的器件第二掩膜图形，以及与鳍切位置相对应的伪第二掩膜图形；
所述半导体结构的形成方法包括：形成所述第二掩膜图形后，去除所述牺牲侧墙前，形成露出所述伪第二掩膜图形的第一遮挡层；
以所述第一遮挡层为掩膜，对所述伪第二掩膜图形进行离子掺杂，增大掺杂后所述伪第二掩膜图形与所述器件第二掩膜图形的刻蚀选择比；
去除经过离子掺杂的所述伪第二掩膜图形。


4.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一掩膜图形包括：用于形成鳍部的器件第一掩膜图形，以及与鳍切位置相对应的伪第一掩膜图形；
所述半导体结构的形成方法包括：形成所述第二掩膜图形后，去除所述牺牲侧墙前，形成露出所述伪第一掩膜图形的第二遮挡层；
以所述第二遮挡层为掩膜，去除所述伪第一掩膜图形。


5.如权利要求3所述的半导体结构的形成方法，其特征在于，采用离子注入的方式在所述伪第二掩膜图形中掺杂离子。


6.如权利要求3所述的半导体结构的形成方法，其特征在于，掺杂离子为锗离子或氧离子。


7.如权利要求3或5或6所述的半导体结构的形成方法，其特征在于，所述离子掺杂的工艺参数包括：注入剂量为1.0E14原子每平方厘米至5.0E15原子每平方厘米；注入能量为1Kev至10Kev；离子注入的方向与衬底表面法线的夹角为10度至40度。


8.如权利要求3所述的半导体结构的形成方法，其特征在于，采用湿法刻蚀工艺去除所述伪第二掩膜图形。


9.如权利要求8所述的半导体结构的形成方法，其特征在于，湿法刻蚀工艺采用的刻蚀溶液为四甲基氢氧化铵溶液或氢氟酸溶液。


10.如权利要求4所述的半导体结构的形成方法，其特征在于，采用湿法刻蚀工艺去除所述伪第一掩膜图形。


11.如权利要求10所述的半导体结构的形成方法，其特征在于，湿...

【专利技术属性】
技术研发人员：王楠，
申请(专利权)人：中芯国际集成电路制造上海有限公司，中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：上海;31