半导体结构及其形成方法技术

一种半导体结构及其形成方法，方法包括：提供基底，包括第一区域和第二区域，形成于第一区域的目标图形间距大于形成于第二区域的目标图形间距；在基底上形成底部核心材料层；在底部核心材料层上形成第一核心层；在第一区域第一核心层侧壁上形成第一掩膜侧墙，在第二区域第一核心层侧壁上形成第二掩膜侧墙，第二掩膜侧墙厚度大于第一掩膜侧墙厚度；去除第一核心层；以第一掩膜侧墙和第二掩膜侧墙为掩膜图形化底部核心材料层，形成第二核心层；去除第一掩膜侧墙和第二掩膜侧墙；在第二核心层侧壁上形成第三掩膜侧墙；去除第二核心层；以第三掩膜侧墙为掩膜图形化基底，形成凸出于剩余基底的目标图形。本发明专利技术满足了目标图形的不同间距需求。

Semiconductor structure and its formation method

【技术实现步骤摘要】
半导体结构及其形成方法
本专利技术实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
技术介绍
光刻(photolithography)技术是常用的一种图形化方法，是半导体制造工艺中最为关键的生产技术。随着半导体工艺节点的不断减小，自对准双重图形化(self-aligneddoublepatterning，SADP)方法成为近年来受到青睐的一种图形化方法，该方法能够增加形成于衬底上的图形的密度，进一步缩小相邻两个图形的间距(pitch)，从而使光刻工艺克服光刻分辨率的极限。随着图形特征尺寸(criticaldimension，CD)的不断缩小，自对准四重图形化(self-alignedquadruplepatterning，SAQP)方法应运而生。自对准双重图形化方法在衬底上所形成图形的密度是利用光刻工艺在衬底上所形成图形的密度的两倍，即可以获得1/2最小间距(1/2pitch)，而自对准四重图形化方法在不改变目前光刻技术的前提下(即光刻窗口大小不变)，在衬底上所形成图形的密度是利用光刻工艺在衬底上所形成图形的密度的四倍，即可以获得1/4最小间距(1/4pitch)，从而可以极大地提高半导体集成电路的密度，缩小图形的特征尺寸，进而有利于器件性能的提高。
技术实现思路
本专利技术实施例解决的问题是提供一种半导体结构及其形成方法，以满足目标图形的不同间距需求。为解决上述问题，本专利技术实施例提供一种半导体结构的形成方法，包括：提供基底，用于形成目标图形，所述基底包括第一区域和第二区域，形成于所述第一区域的目标图形间距大于形成于所述第二区域的目标图形间距；在所述基底上形成底部核心材料层；在所述基底上形成底部核心材料层；在所述第一区域的第一核心层侧壁上形成第一掩膜侧墙，在所述第二区域的第一核心层侧壁上形成第二掩膜侧墙，所述第二掩膜侧墙厚度大于所述第一掩膜侧墙厚度；去除所述第一核心层；去除所述第一核心层后，以所述第一掩膜侧墙和第二掩膜侧墙为掩膜，图形化所述底部核心材料层，形成多个分立的第二核心层；去除所述第一掩膜侧墙和第二掩膜侧墙；去除所述第一掩膜侧墙和第二掩膜侧墙后，在所述第二核心层的侧壁上形成第三掩膜侧墙；去除所述第二核心层；去除所述第二核心层后，以所述第三掩膜侧墙为掩膜，图形化所述基底，形成凸出于剩余所述基底的目标图形。相应的，本专利技术实施例还提供一种半导体结构，包括：衬底以及凸出于所述衬底的多个分立的鳍部，所述衬底包括核心区域和周边区域，位于所述周边区域的鳍部间距大于位于所述核心区域的鳍部间距。与现有技术相比，本专利技术实施例的技术方案具有以下优点：本专利技术实施例在底部核心材料层上形成多个分立的第一核心层后，在第一区域的第一核心层侧壁上形成第一掩膜侧墙，在第二区域的第一核心层侧壁上形成第二掩膜侧墙，第二掩膜侧墙厚度大于第一掩膜侧墙厚度，后续以第一掩膜侧墙和第二掩膜侧墙为掩膜图形化底部核心材料层，形成第二核心层，随后在第二核心层侧壁上形成第三掩膜侧墙，用于作为图形化基底以形成目标图形的掩膜；通过第一掩膜侧墙和第二掩膜侧墙将图形传递给第二核心层，第三掩膜侧墙形成于第二核心层的侧壁，且通过第三掩膜侧墙将图形传递给基底以形成目标图形，因此，第一掩膜侧墙和第二掩膜侧墙用于定义相邻目标图形的间隔(spacer)，第二掩膜侧墙厚度大于第一掩膜侧墙厚度，第二区域目标图形之间的间隔相应大于第一区域目标图形之间的间隔，从而使第二区域目标图形的间距(pitch)大于第一区域目标图形的间距，以满足目标图形的不同间距需求。可选方案中，所形成的目标图形为鳍部，且第一区域为核心区域，第二区域为周边区域；所述核心区域用于形成核心器件(coredevice)，所述周边区域用于形成输入/输出器件(IOdevice)，输入/输出器件的栅介质层厚度通常大于核心器件的栅介质层厚度，通过使所述第二区域鳍部的间距大于所述第一区域鳍部的间距，为输入/输出器件所对应栅介质层的形成提供了足够的空间，而所述第一区域鳍部的间距仍较小，以节省面积，避免影响器件集成度的提高。附图说明图1至图15是本专利技术半导体结构的形成方法一实施例中各步骤对应的结构示意图；图16至图20是本专利技术半导体结构的形成方法另一实施例中各步骤对应的结构示意图；图21是本专利技术半导体结构一实施例的结构示意图。具体实施方式随着图形特征尺寸的不断缩小，通常选用自对准四重图形化方法形成目标图形，从而在不改变目前光刻技术的前提下，使目标图形获得1/4间距。自对准四重图形化方法虽然能够减小目标图形的间距，但目标图形的间距均相等，无法满足各区域不同间距的需求。为了解决所述技术问题，本专利技术实施例在底部核心材料层上形成第一核心层后，在第一区域的第一核心层侧壁上形成第一掩膜侧墙，在第二区域的第一核心层侧壁上形成第二掩膜侧墙，第二掩膜侧墙厚度大于第一掩膜侧墙厚度，后续以第一掩膜侧墙和第二掩膜侧墙为掩膜图形化底部核心材料层形成第二核心层，随后在第二核心层侧壁上形成第三掩膜侧墙，用于作为图形化基底以形成目标图形的掩膜；第一掩膜侧墙和第二掩膜侧墙用于定义相邻目标图形的间隔，第二掩膜侧墙厚度大于第一掩膜侧墙厚度，第二区域目标图形之间的间隔相应大于第一区域目标图形之间的间隔，从而使第二区域目标图形的间距大于第一区域目标图形的间距，以满足目标图形的不同间距需求。为使本专利技术实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本专利技术的具体实施例做详细的说明。图1至图15是本专利技术半导体结构的形成方法一实施例中各步骤对应的结构示意图。参考图1，提供基底100，用于形成目标图形，所述基底100包括第一区域100a和第二区域100b，形成于所述第一区域100a的目标图形间距大于形成于所述第二区域100b的目标图形间距。本实施例中，所述基底100用于形成衬底以及位于衬底上的鳍部，即所形成的目标图形为鳍部。本实施例中，所述基底100的材料为硅。在另一些实施例中，所述基底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述基底还能够为绝缘体上的硅基底或者绝缘体上的锗基底等其他类型的基底。在又一些实施例中，所述基底还可以包括第一半导体层以及外延生长于所述第一半导体层上的第二半导体层，第一半导体层用于为后续形成衬底提供工艺基础，第二半导体层用于为后续形成鳍部提供工艺基础。在其他实施例中，所述基底还可以包含其他待刻蚀功能层，例如：栅极材料层。所述基底100包括第一区域100a和第二区域100b，后续形成于所述第一区域100a的目标图形间距大于形成于所述第二区域100b的目标图形间距。本实施例中，第一区域100a为核心区域，第二区域100b为周边区域，即第一区域100a用于形成核心器件，第二区域100b用于形成输入/输出器件。其中，核心器件主要指芯片内部所使用的器件，通常采用较低的电压(一般为1.0V、1.2V、1.5V和1.8V)，输入/输出器件是芯片与外部接口交互时所使用的器件，这类器件的本文档来自技高网...

【技术保护点】
1.一种半导体结构的形成方法，其特征在于，包括：/n提供基底，用于形成目标图形，所述基底包括第一区域和第二区域，形成于所述第一区域的目标图形间距大于形成于所述第二区域的目标图形间距；/n在所述基底上形成底部核心材料层；/n在所述底部核心材料层上形成多个分立的第一核心层；/n在所述第一区域的第一核心层侧壁上形成第一掩膜侧墙，在所述第二区域的第一核心层侧壁上形成第二掩膜侧墙，所述第二掩膜侧墙厚度大于所述第一掩膜侧墙厚度；/n去除所述第一核心层；/n去除所述第一核心层后，以所述第一掩膜侧墙和第二掩膜侧墙为掩膜，图形化所述底部核心材料层，形成多个分立的第二核心层；/n去除所述第一掩膜侧墙和第二掩膜侧墙；/n去除所述第一掩膜侧墙和第二掩膜侧墙后，在所述第二核心层的侧壁上形成第三掩膜侧墙；/n去除所述第二核心层；/n去除所述第二核心层后，以所述第三掩膜侧墙为掩膜，图形化所述基底，形成凸出于剩余所述基底的多个目标图形。/n

【技术特征摘要】
1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，用于形成目标图形，所述基底包括第一区域和第二区域，形成于所述第一区域的目标图形间距大于形成于所述第二区域的目标图形间距；
在所述基底上形成底部核心材料层；
在所述底部核心材料层上形成多个分立的第一核心层；
在所述第一区域的第一核心层侧壁上形成第一掩膜侧墙，在所述第二区域的第一核心层侧壁上形成第二掩膜侧墙，所述第二掩膜侧墙厚度大于所述第一掩膜侧墙厚度；
去除所述第一核心层；
去除所述第一核心层后，以所述第一掩膜侧墙和第二掩膜侧墙为掩膜，图形化所述底部核心材料层，形成多个分立的第二核心层；
去除所述第一掩膜侧墙和第二掩膜侧墙；
去除所述第一掩膜侧墙和第二掩膜侧墙后，在所述第二核心层的侧壁上形成第三掩膜侧墙；
去除所述第二核心层；
去除所述第二核心层后，以所述第三掩膜侧墙为掩膜，图形化所述基底，形成凸出于剩余所述基底的多个目标图形。


2.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述第一掩膜侧墙和第二掩膜侧墙的步骤包括：形成保形覆盖所述第一核心层和基底的第一侧墙膜；
去除所述第一区域的所述第一侧墙膜；
去除所述第一区域的所述第一侧墙膜后，形成第二侧墙膜，保形覆盖所述第一核心层、基底和剩余第一侧墙膜；
采用无掩膜刻蚀工艺，去除所述第一核心层顶部和基底上的第二侧墙膜和第一侧墙膜，保留所述第一核心层侧壁上的剩余第二侧墙膜作为第一掩膜侧墙，保留剩余第一侧墙膜作为第四掩膜侧墙，所述第四掩膜侧墙位于所述第二区域的第一掩膜侧墙和第一核心层之间、以及所述第二区域的第一掩膜侧墙和底部核心材料层之间，所述第二区域的第四掩膜侧墙和第一掩膜侧墙构成所述第二掩膜侧墙。


3.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述第一掩膜侧墙和第二掩膜侧墙的步骤包括：形成保形覆盖所述第一核心层和基底的第三侧墙膜；
形成保护层，保形覆盖所述第二区域的第三侧墙膜；
形成所述保护层后，对所述第一区域的第三侧墙膜进行等离子体处理，将所述保护层露出的部分厚度第三侧墙膜转化为牺牲层；
去除所述保护层和牺牲层；
去除所述保护层和牺牲层后，采用无掩膜刻蚀工艺，去除所述第一核心层顶部和基底上的第三侧墙膜，保留所述第一区域第一核心层侧壁上的剩余第三侧墙膜作为所述第一掩膜侧墙，保留所述第二区域第一核心层侧壁上的剩余第三侧墙膜作为所述第二掩膜侧墙。


4.如权利要求3所述的半导体结构的形成方法，其特征在于，所述保护层的材料为氧化硅、氮氧化硅、氮化硅、富硅氧化硅或无定形硅。


5.如权利要求3所述的半导体结构的形成方法，其特征在于，在含氧氛围下或者含氢氛围下进行所述等离子体处理。


6.如权利要求3所述的半导体结构的形成方法，其特征在于，所述保护层的厚度为2nm至10nm。


7.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述第一核心层的步骤中，所述第一核心层具有第一预设宽度，且同一区域的所述第一核心层具有第一预设间距；
形成所述目标图形的步骤中，所述目标图形具有第二预设宽度，且同一区域的所述目标图形具有第二预设间距；
在同一区域中，所述第一预设间距为所述第二预设间距的四倍，且所述第一预设宽度等于所述第二预设宽度与所述第二预设间距之和。


8.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述第一掩膜侧墙的步骤中，所述第一掩膜侧墙具有第一预设厚度；
形成所述第二掩...

【专利技术属性】
技术研发人员：纪世良，张翼英，张海洋，
申请(专利权)人：中芯国际集成电路制造北京有限公司，中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：北京;11