SRAM存储阵列和存储器制造技术

本申请实施例提供一种SRAM存储阵列和存储器。其中，SRAM存储阵列通过将BANK[0]的跟踪电路设计在BANK[1]中，并且，通过BANK[1]的RBL为BANK[0]提供基准信号，使得BANK[1]可以跟踪BANK[0]，以在合适的时间，根据RBL与基准信号的比较结果，读取到BANK[0]中存储单元内存储的数据。同理可读取BANK[1]中的数据。本申请基于SRAM的存储阵列的结构特点，获得基准信号，而不需要额外设置用于产生基准信号的电路，减少了芯片的面积和功耗，减少芯片的制作和使用成本，降低了芯片的制作难度。

SRAM storage array and memory

【技术实现步骤摘要】
SRAM存储阵列和存储器
本申请实施例涉及芯片技术，尤其涉及一种SRAM存储阵列和存储器。
技术介绍
静态随机存储器(StaticRandomAccessMemory，SRAM)具有高速度、低功耗与标准工艺相兼容的优点。其中，双端口SRAM设计采用一种单端式(Single-end)读取方式的存储单元-8T单元(8Tcell)，与传统8Tcell相比，读写互不干扰，具有较好的稳定性。但是Single-end读取相对差分(differential)读取速度慢。其中，图1为现有技术一实施例提供的SRAM存储阵列的结构图。如图1所示，每条读字线(ReadWordLine，RWL)与感应放大器(SenseAmplifier，SA)连接，SA接收RBL的电压信息并放大输出，其中，SA需要在合适的时间开启，否则会输出错误的数据。如图1所示，在外部电路中设计8Tcell的跟踪电路(TrackingCircuit，TK)，控制SA的开启时间。TK电路的工作原理为：TK_RWL模拟RWL的开启；TK_RBL模拟RBL；TK8Tcell模拟8Tcell将TK_RBL下拉；当TK_RBL下拉到可使TKSA输出SA使能信号SAE时，相当于RBL上的信号达到使SA开启的大小，因此，当TKSA感应到TK_RBL下拉到可使TKSA输出SA使能信号SAE时，TKSA输出SA使能信号SAE，开启SA，以输出数据。其中，在图1所示的SRAM存储阵列中，SA一般采用反相器来做，即若RBL下拉到足够低的电压时，反相器输出1；否则输出0。但是反相器做SA需要RBL下降到至少VDD/2才能实现反相器的翻转，读取速度过慢。因此，为提高SRAM的读取速度，在图1的基础上，将SRAM存储阵列划分为两个独立的阵列，如图2所示，SRAM存储阵列划包括BANK[0]和BANK[1]，且外部电路在每个Bank里都有独立的一份。这样每条RBL上的负载减半，使得SRAM的读取速度能有较大的提升。但是，如果SRAM存储阵列较大，SRAM的读取速度也存在读取慢的问题。为进一步提高SRAM的读取速度，在图2的基础上，如图3所示，在外围电路设计一条基准位线，通过比较所读取的8Tcell对应的位线与基准位线上的电压差实现数据的差分读取。图3所示的双端口SRAM的工作原理为：例如读取BANK[0]中第0行第0列上的存储单元读取的数据时，TK_RWL[0]和RWL[0]开启，TK8Tcell开启且下拉TK_RBL[0]，当TK_RBL[0]的电压低于预设值时，TKSA输出SAE[0]，从而使BANK[0]中第0列对应的SA开启。其中，TK8Tcell为根据8Tcell的特性设计的，在8Tcell输出的值，也就是RBL[0][0]的电压与基准位线(ReferenceBitLine，ReBL)的电压的差值达到可使SA开启的值时，TK8Tcell可将TK_RBL[0]上的电压时正好下拉到预设值，使TKSA输出SAE[0]，开启SA。若RWL[0]中存储的数据为0，则RBL[0][0]的电压信号被下拉；若RWL[0]中存储的数据为1，则RBL[0][0]的电压信号保持为1。因此，通过比较基准位线(ReferenceBitLine，ReBL)和RBL[0][0]的电压大小判定读取的是1还是0：若RBL的电压高于ReBL的电压，则读取的是1；反之则为0。但是，如图3所示，为产生ReBL，需要在外围电路中专门设计ReBL产生电路(ReBLGen)，也就增加了芯片的面积和功耗。
技术实现思路
本申请实施例提供一种SRAM存储阵列和存储器，在提高SRAM读取速度的基础上，简化SRAM存储阵列中的电路结构，减少芯片的面积。第一方面，本申请实施例提供一种SRAM存储阵列，包括：对称布置的两个存储阵列，其中，每个存储阵列上设置有用于跟踪另一个存储阵列的跟踪电路；其中，在读取所述其中一个存储阵列上的第i行第j列上的存储单元中存储的数据时，另一存储阵列上的跟踪电路，用于通过该另一存储阵列上的第j列位线，向存储待读取数据的存储阵列的第j列上的SA输送基准信号；还用于监测存储待读取数据的存储阵列，并控制存储待读取数据的存储阵列的第j列上的SA开启；存储待读取数据的存储阵列的第j列上的SA，用于在开启时，对基准信号和第一信号进行比较，并根据比较结果输出数据；其中，所述第一信号与存储待读取数据的存储阵列上的第i行第j列上的存储单元中存储的数据有关。可选的，跟踪电路包括：跟踪读字线TK-RWL、跟踪存储单元、跟踪读位线TK-RBL、使能信号单元TKSA、控制单元；其中，在所述每个存储阵列上，每条位线的一端与该存储阵列上的控制单元连接，另一端与该条位线上连接的感应放大器SA的第一输入端连接，所述SA的第二输入端与另一个存储阵列上对称位置的位线连接，每个所述SA的控制端均与另一个存储阵列上的TKSA连接；所述每个控制单元的一端与其所在的存储阵列上的TK-RWL连接，另一端接地；跟踪存储单元连接其所在的存储阵列上的所述TK-RWL与TK-RBL之间；所述TKSA的一端与其所在的存储阵列上的TK-RBL连接，另一端分别与另一个存储阵列上的SA的控制端连接；所述SA的第一输入端，用于所述通过与其连接的位线接收第一信号；所述TK-RWL，用于向与其连接第一控制单元输出第二信号，所述第二信号用于使所述控制单元向与其连接的位线输出基准信号；所述控制单元，用于在所述第二信号的控制下使能与其连接的位线以向另一存储阵列上的与其对称的位线上连接的SA输出所述基准信号；所述SA的第二输入端，用于接收所述基准信号；所述跟踪存储单元，用于使能所述TK-RBL以使所述TK-RBL向所述TKSA输出第三信号，所述第三信号用于指示所述TKSA向与其连接的SA输出使能信号，所述使能信号用于启动SA；所述TKSA，用于在根据所述第三信号确定与其连接的SA需要开启后，向该SA发出所述使能信号；所述SA，用于在使能信号的作用下比较所述第一信号和所述基准信号，根据比较结果输出数据。可选的，所述控制单元，用于在所述第二信号的控制下下拉与其连接的位线上的信号值以输出所述基准信号；相应的，所述TKSA，用于在所述基准信号大于所述第一信号时，所述SA的输出端输出的数据为第一预设值；在所述基准信号小于所述第一信号时，所述SA的输出端输出的数据为第二预设值。可选的，所述每个控制单元包括N型金属氧化物半导体NMOS；所述NMOS的栅极与该NMOS所在的存储阵列上的TK-RWL连接，所述NMOS的漏极与该NMOS所在的位线连接，所述NMOS的源极接地；所述NMOS，用于在所述第二信号的使能下导通，在导通后下拉与其漏极连接的位线以输出所述基准信号。可选的，所述每个控制单元包括反相器和P型金属氧化物半导体PMOS；所述反相器的输入端与该反相器所属的存储阵列的TK-RWL上，所述反相器的输出端与所述PMOS的栅极连接，所述PMO本文档来自技高网...

【技术保护点】
1.一种SRAM存储阵列，其特征在于，包括：对称布置的两个存储阵列，其中，每个存储阵列上设置有用于跟踪另一个存储阵列的跟踪电路；/n其中，在读取所述其中一个存储阵列上的第i行第j列上的存储单元中存储的数据时，/n另一存储阵列上的跟踪电路，用于通过该另一存储阵列上的第j列位线，向存储待读取数据的存储阵列的第j列上的感应放大器SA输送基准信号；还用于监测存储待读取数据的存储阵列，并控制存储待读取数据的存储阵列的第j列上的SA开启；/n存储待读取数据的存储阵列的第j列上的SA，用于在开启时，对基准信号和第一信号进行比较，并根据比较结果输出数据；其中，所述第一信号与存储待读取数据的存储阵列上的第i行第j列上的存储单元中存储的数据有关。/n

【技术特征摘要】
1.一种SRAM存储阵列，其特征在于，包括：对称布置的两个存储阵列，其中，每个存储阵列上设置有用于跟踪另一个存储阵列的跟踪电路；
其中，在读取所述其中一个存储阵列上的第i行第j列上的存储单元中存储的数据时，
另一存储阵列上的跟踪电路，用于通过该另一存储阵列上的第j列位线，向存储待读取数据的存储阵列的第j列上的感应放大器SA输送基准信号；还用于监测存储待读取数据的存储阵列，并控制存储待读取数据的存储阵列的第j列上的SA开启；
存储待读取数据的存储阵列的第j列上的SA，用于在开启时，对基准信号和第一信号进行比较，并根据比较结果输出数据；其中，所述第一信号与存储待读取数据的存储阵列上的第i行第j列上的存储单元中存储的数据有关。


2.根据权利要求1所述的SRAM存储阵列，其特征在于，跟踪电路包括：跟踪读字线TK-RWL、跟踪存储单元、跟踪读位线TK-RBL、使能信号单元TKSA、控制单元；
其中，在所述每个存储阵列上，每条位线的一端与该存储阵列上的控制单元连接，另一端与该条位线上连接的感应放大器SA的第一输入端连接，所述SA的第二输入端与另一个存储阵列上对称位置的位线连接，每个所述SA的控制端均与另一个存储阵列上的TKSA连接；所述每个控制单元的一端与其所在的存储阵列上的TK-RWL连接，另一端接地；跟踪存储单元连接其所在的存储阵列上的所述TK-RWL与TK-RBL之间；所述TKSA的一端与其所在的存储阵列上的TK-RBL连接，另一端分别与另一个存储阵列上的SA的控制端连接；
所述SA的第一输入端，用于所述通过与其连接的位线接收第一信号；
所述TK-RWL，用于向与其连接第一控制单元输出第二信号，所述第二信号用于使所述控制单元向与其连接的位线输出基准信号；
所述控制单元，用于在所述第二信号的控制下使能与其连接的位线以向另一存储阵列上的与其对称的位线上连接的SA输出所述基准信号；
所述SA的第二输入端，用于接收所述基准信号；
所述跟踪存储单元，用于使能所述TK-RBL以使所述TK-RBL向所述TKSA输出第三信号，所述第三信号用于指示所述TKSA向与其连接的SA输出使能信号，所述使能信号用于启动SA；
所述TKSA，用于在根据所述第三信号确定与其连接的SA需要开启后，向该SA发出所述使能信号；
所述SA，用于在使能信号的作用下比较...

【专利技术属性】
技术研发人员：王林，陈根华，徐柯，
申请(专利权)人：展讯通信上海有限公司，
类型：发明
国别省市：上海;31