一种判决反馈均衡器及判决反馈均衡方法技术

本发明专利技术涉及一种1/K速率判决反馈均衡器(decision feedback equalizer，DFE)及判决反馈均衡方法。所述DFE包括：(i)加法电路，用于将K个符号间干扰(intersymbol interference，ISI)对消信号与所述DFE的输入信号进行合并；(ii)K个分支，每个分支包括重置为零(reset‑to‑zero，RZ)锁存器，用于根据时钟信号接收所述加法电路的输出信号并生成RZ信号；(iii)反馈电路，包括K个滤波器，每个滤波器用于从各个RZ锁存器接收各个RZ信号，生成各个ISI对消信号。所述方法包括：(i)根据K个对消信号和输入信号生成K个分支的输出信号；(ii)根据所述输出信号和时钟信号生成K个RZ信号；(iii)根据所述K个RZ信号生成所述K个ISI对消信号。

A decision feedback equalizer and a decision feedback equalization method

【技术实现步骤摘要】
【国外来华专利技术】一种判决反馈均衡器及判决反馈均衡方法相关申请案交叉申请本申请要求于2017年11月13日递交的专利技术名称为“一种判决反馈均衡器及判决反馈均衡方法”的第15/810,240号美国专利申请的在先申请优先权，其在先申请的内容以引用的方式并入本文。
本专利技术涉及高数据速率下的反馈均衡领域，尤其涉及判决反馈均衡器及判决反馈均衡方法。
技术介绍
信道带宽的有限性给大带宽数据传输带来了挑战。在发生频率相关信号衰减的信道上，通常采用串行/解串器(serializer/deserializer，SerDes)链路来传送数据。这种信号衰减会导致符号间干扰(inter-symbolinterference，ISI)，从而影响接收端的信号质量。对于带宽有限所导致的信号失真进行补偿的一种方法是在SerDes链路上增加均衡功能。可以采用不同的均衡技术对发射机和接收机中的这种ISI进行补偿。一种类型的均衡器为接收机中的判决反馈均衡器(decisionfeedbackequalizer，DFE)，例如，其可以对ISI进行补偿，并且能够在不放大噪声或串扰的情况下使信道响应平坦化。其中一种DFE为无限冲激响应(infiniteimpulseresponse，IIR)DFE，它能够消除多个ISI项。按照传统的方式，1/K速率(如半速率、四分之一速率等)DFE需要在ISI消除之前将数据重新复用为全速率。重新复用为全速率需要额外的功率，并且使得DFE的反馈路径的时延增加，这对于最能体现DFE作用的高数据速率场景是不利的。<br>因此，针对高数据速率下的ISI消除问题，需要改进补偿方法和系统。
技术实现思路
本技术的目的为至少缓解传统DFE在高数据速率下消除ISI所面临的一些困难。概括来说，本技术提供了一种无多路复用(multiplexer-less，mux-less)DFE，其不需要通过将数据重新复用为全速率来消除ISI。由于不需要将数据重新复用为全速率，可以至少有利于：(i)降低消除(或缓解)ISI所需要的的功率，(ii)减少DFE的总反馈时延，实现更高数据速率的操作。根据本技术的一个方面，提供了一种用于1/K速率判决反馈均衡器(decisionfeedbackequalizer，DFE)的设备。所述DFE包括加法电路，用于将K个符号间干扰(intersymbolinterference，ISI)对消信号与所述DFE的输入信号进行合并。所述DFE还包括K个分支。每个分支包括重置为零(reset-to-zero，RZ)锁存器，用于根据时钟信号接收所述加法电路的输出信号并生成RZ信号。所述DFE还包括反馈电路，所述反馈电路包括K个滤波器。每个滤波器用于从各个RZ锁存器接收各个RZ信号，并根据所述各个RZ信号生成各个ISI对消信号。在本技术的一些实现方式中，所述RZ锁存器中的两个RZ锁存器可以在所述时钟信号的相反相位上驱动。在本技术的一些实现方式中，每个分支还可以包括置位-复位(set-reset，SR)锁存器，用于接收该分支的RZ信号。在本技术的一些实现方式中，所述DFE可以包括两个分支。所述两个分支中第一分支和第二分支各自的RZ锁存器可以用于根据工作于1/2占空比的时钟信号，分别从所述加法电路接收第一输出信号和第二输出信号。所述反馈电路还可以包括所述两个分支中的第一分支的第一反馈回路，所述第一反馈回路可以用于将所述两个分支中的第二分支的SR锁存器的第一反馈抽头信号提供给所述加法电路。所述加法电路还可以用于将所述第一反馈抽头信号与所述DFE的输入信号以及所述两个ISI对消信号进行合并，以生成所述加法电路的第一输出信号。所述反馈电路还可以包括所述两个分支中的第二分支的第二反馈回路，所述第二反馈回路可以用于将所述两个分支中的第一分支的SR锁存器的第二反馈抽头信号提供给所述加法电路。所述加法电路还可以用于将所述第二反馈抽头信号与所述DFE的输入信号以及所述两个ISI对消信号进行合并，以生成所述加法电路的第二输出信号。在本技术的一些实现方式中，所述第一反馈抽头信号和所述第二反馈抽头信号可以是非归零(non-return-to-zero，NRZ)信号。在本技术的一些实现方式中，所述DFE可以包括四个分支。所述四个RZ锁存器中的每个RZ锁存器可以用于根据工作于1/4占空比的时钟信号接收所述加法电路的各个输出。对于所述四个分支中的每个分支，所述反馈电路还可以包括各个反馈回路，所述反馈回路可以用于将所述四个分支中至少一个其他分支的SR锁存器对应的反馈抽头信号提供给所述加法电路。所述加法电路可以用于将所述对应的反馈抽头信号与所述DFE的输入信号以及所述四个ISI对消信号进行合并，以生成所述加法电路的各个输出信号。在本技术的一些实现方式中，所述DFE可以包括四个分支。所述四个RZ锁存器中的每个RZ锁存器可以用于根据工作于1/2占空比的时钟信号接收所述加法电路的各个输出信号。对于所述四个分支中的每个分支，所述反馈电路还可以包括与门，所述与门可以用于根据其他时钟信号接收相应的RZ信号并输出各个修改后的RZ信号。所述其他时钟信号可以使得所述各个修改后的RZ信号在所述时钟信号的四分之三周期内被重置为零参考电压。对于所述四个分支中的每个分支，所述反馈电路还可以包括各个反馈回路，所述反馈回路可以用于将所述四个分支中的至少一个其他分支的RZ锁存器对应的反馈抽头信号提供给所述加法电路。所述加法电路还可以用于将所述对应的反馈抽头信号与所述DFE的输入信号以及所述四个ISI对消信号进行合并，以生成所述加法电路的各个输出。所述四个滤波器中的每个滤波器可以用于从各个与门接收各个修改后的RZ信号，并根据所述各个修改后的RZ信号生成各个ISI对消信号。在本技术的一些实现方式中，所述多个滤波器中的每个滤波器可以为无源滤波器。在本技术的一些实现方式中，所述多个滤波器中的每个滤波器可以为无限冲激响应(infiniteimpulseresponse，IIR)滤波器。根据本技术的一个方面，提供了一种包括K个分支的1/K速率判决反馈均衡器(decisionfeedbackequalizer，DFE)电路中实现的方法。所述方法包括：所述DFE电路根据K个符号间干扰(intersymbolinterference，ISI)对消信号和所述DFE电路的输入信号生成所述K个分支的输出信号。所述方法还包括：所述DFE电路根据所述输出信号和时钟信号生成K个归零(return-to-zero，RZ)信号。所述方法还包括：所述DFE电路根据所述K个RZ信号中的各个RZ信号分别生成所述K个ISI对消信号中的每一个ISI对消信号。在本技术的一些实现方式中，生成所述K个ISI对消信号中的每一个ISI对消信号可以包括：所述DFE电路对所述K个RZ信号中的各个RZ信号进行滤波。在本技术的一些实现方式中，所述方法还可以包括：所述DFE电路输出所述K个RZ信号。在本技术的一些实现方式中，所述方法还可以包括：所述DFE电路根据本文档来自技高网...

【技术保护点】
1.一种1/K速率判决反馈均衡器(decision feedback equalizer，DFE)，其特征在于，所述DFE包括：/n加法电路，用于将K个符号间干扰(intersymbol interference，ISI)对消信号与所述DFE的输入信号进行合并；/nK个分支，每个分支包括：/n重置为零(reset-to-zero，RZ)锁存器，用于根据时钟信号接收所述加法电路的输出信号并生成RZ信号；/n反馈电路，包括：/nK个滤波器，每个滤波器用于：/n从各个RZ锁存器接收各个RZ信号；/n根据所述各个RZ信号生成各个ISI对消信号。/n

【技术特征摘要】
【国外来华专利技术】20171113 US 15/810,2401.一种1/K速率判决反馈均衡器(decisionfeedbackequalizer，DFE)，其特征在于，所述DFE包括：
加法电路，用于将K个符号间干扰(intersymbolinterference，ISI)对消信号与所述DFE的输入信号进行合并；
K个分支，每个分支包括：
重置为零(reset-to-zero，RZ)锁存器，用于根据时钟信号接收所述加法电路的输出信号并生成RZ信号；
反馈电路，包括：
K个滤波器，每个滤波器用于：
从各个RZ锁存器接收各个RZ信号；
根据所述各个RZ信号生成各个ISI对消信号。


2.根据权利要求1所述的DFE，其特征在于，所述RZ锁存器中的两个RZ锁存器在所述时钟信号的相反相位上驱动。


3.根据权利要求1和2任一项所述的DFE，其特征在于，每个分支还包括置位-复位(set-reset，SR)锁存器，用于接收所述分支的RZ信号。


4.根据权利要求3所述的DFE，其特征在于，
所述DFE包括两个分支；
所述两个分支中第一分支和第二分支各自的RZ锁存器用于根据工作于1/2占空比的时钟信号，分别从所述加法电路接收第一输出信号和第二输出信号；
所述反馈电路还包括：
所述两个分支中第一分支的第一反馈回路，用于将所述两个分支中第二分支的SR锁存器的第一反馈抽头信号提供给所述加法电路，所述加法电路还用于将所述第一反馈抽头信号与所述DFE的输入信号以及所述两个ISI对消信号进行合并，以生成所述加法电路的第一输出信号；
所述两个分支中第二分支的第二反馈回路，用于将所述两个分支中第一分支的SR锁存器的第二反馈抽头信号提供给所述加法电路，所述加法电路还用于将所述第二反馈抽头信号与所述DFE的输入信号以及所述两个ISI对消信号进行合并，以生成所述加法电路的第二输出信号。


5.根据权利要求4所述的DFE，其特征在于，所述第一反馈抽头信号和所述第二反馈抽头信号为非归零(non-return-to-zero，NRZ)信号。


6.根据权利要求3所述的DFE，其特征在于，
所述DFE包括四个分支；
所述四个RZ锁存器中的每个RZ锁存器用于根据工作于1/4占空比的时钟信号接收所述加法电路的各个输出；
对于所述四个分支中的每个分支，所述反馈电路还包括各个反馈回路，用于将所述四个分支中至少一个其他分支的SR锁存器对应的反馈抽头信号提供给所述加法电路，所述加法电路用于将所述对应的反馈抽头信号与所述DFE的输入信号以及所述四个ISI对消信号进行合并，以生成所述加法电路的各个输出信号。


7.根据权利要求1所述的DFE，其特征在于，
所述DFE包括四个分支；
所述四个RZ锁存器中的每个RZ锁存器用于根据工作于1/2占空比的时钟信号接收所述加法电路的各个输出信号；
对于所述四个分支中的每一个分支，所述反馈电路还包括：
与门，用于根据其他时钟信号接收相应的RZ信号并输出各个修改后的RZ信号，所述其他时钟信号使得所述各个修改后的RZ信号在所述时钟信号的四分之三周期内被重置为零参考电压；
各个反馈回路，用于将所述四个分支中至少一个其他分支的RZ锁存器对应的反馈抽...

【专利技术属性】
技术研发人员：沙岩·沙赫拉米安，贝扎德·德拉奇，
申请(专利权)人：华为技术有限公司，
类型：发明
国别省市：广东;44