一种基于DDR存储的DDS任意分频系统及其分频方法技术方案

本发明专利技术公开了一种基于DDR存储的DDS任意分频系统及其分频方法，该系统包括数据存储模块、时钟管理模块、波形生成控制模块、波形生成模块和通道调理模块；在波形生成控制模块中，地址生成单元在用户设定需要输出的频率时，通过计算频率步进值得到需要的DDR地址和该地址中对应的数据位置，然后它将计算出来的DDR地址给到DDR中，将对应数据的位置给到计数单元，当DDR对应的地址输出数据到第一异步FIFO时，计数单元再根据地址生成单元给的计数值进行计数，选取需要的数据送到后面的第二或第三异步FIFO中；本发明专利技术同时实现了更大数据量的DDS波形存储和读取及任意分频输出。

A DDS arbitrary frequency division system based on DDR storage and its frequency division method

【技术实现步骤摘要】
一种基于DDR存储的DDS任意分频系统及其分频方法
本专利技术属于DDS
，具体涉及一种基于DDR存储的DDS任意分频系统及其分频方法。
技术介绍
传统的DDS技术分为直接数字波合成(DDWS)和直接数字频率合成(DDFS)，DDWS一般是将需要的波形信息量化存储起来，然后用一定的采样频率依次输出量化值到DAC转化为模拟波形，所以DDWS产生新的频率必须通过更改采样时间的频率或波形存储器中的数据点数来实现。DDFS系统主要是由固定时钟发生器、相位累加器、波形查找表等组成，在采样时钟的控制下，相位累加器以频率控制字K进行累加，用累加得到的相位地址对波形查找表进行寻址，输出相应的量化的幅度信息，完成波形相位到幅度的转换，再由DAC将数字幅度信息转换为模拟波形输出。本技术采用的是DDFS技术，一般简称为DDS技术，因为DDS中相位与幅度一一对应的关系，一本DDS技术也都需要地址和数据一一对应。根据DDS的原理，在将正弦波采样后的离散数据量化为二进制编码，并将其预存入波形数据查找表中，对于正弦信号来说，一个周期内的每个采样点的相位都是不同的，而相位点与幅值点是对应的，这样可以利用波形在一个周期内的相位来查找幅值点。所以在传统的DDS技术中，采用RAM存储的方式，一个存储地址里对应的是一个数据，一个数据也就对应一个相位。所以，在这种存储方式下，我们只需要给出需要的初始地址和地址的步进值，就可以实现任意分频技术。但是传统的RAM存储的方式因为限于RAM存储空间的大小，难以实现多复杂波形以及很大数据量的波形存储。r>
技术实现思路
针对现有技术中的上述不足，本专利技术提供的基于DDR存储的DDS任意分频系统及其分频方法解决了现有的DDS技术中在使用DDR存储时难以实现任意分频的问题。为了达到上述专利技术目的，本专利技术采用的技术方案为：一种基于DDR存储的DDS任意分频系统，包括数据存储模块、时钟管理模块、波形生成控制模块、波形生成模块和通道调理模块；所述数据存储模块的输出端与所述波形生成控制模块的第一输入端连接，所述数据存储模块的第一输入端与所述时钟管理模块的第一输出端连接，所述时钟管理模块的第二输出端分别与波形生成控制模块的第二输入端和波形生成模块的第一输入端连接，所述波形生成控制模块的第一输出端与数据存储模块的第二输入端连接，所述波形生成控制模块的第二输出端与时钟管理模块的输入端连接，所述波形生成控制模块的第三输出端分别与所述波形生成模块的第二输入端和通道调理模块的第一输入端连接，所述波形生成控制模块的第四输出端与所述波形生成模块的第三输入端连接，所述波形生成模块的输出端与通道调理模块的第二输入端连接。进一步地，所述数据存储模块包括DDR存储器及其外围电路，用于存储波形数据信息；所述时钟管理模块包括晶振和时钟芯片，用于提供系统工作所需时钟；所述波形生成控制模块为FPGA控制芯片，用于控制数字波形信号的产生；所述波形生成模块包括DAC芯片及其外围电路，用于将波形生成控制模块产生的数字波形信号转化为模拟波形信号输出；所述通道调理模块包括滤波电路、放大衰减电路和调偏电路，用于对DAC芯片输出的模拟波形信号进行处理，使其达到系统输出要求。进一步地，所述波形生成模块中的DAC芯片包括第一DAC和第二DAC；所述第一DAC和第二DAC的分辨率均为16位。进一步地，所述波形生成控制模块包括第一异步FIFO、第二异步FIFO、第三异步FIFO、地址生成单元和计数单元；所述DDR的输出端与第一异步FIFO的第一输入端连接，所述第一异步FIFO的第一输出端与第二异步FIFO的输入端连接，所述第一异步FIFO的第二输出端与第三异步FIFO的输入端连接，所述第二异步FIFO的输出端与第一DAC的输入端连接，所述第三异步FIFO的输出端与第二DAC的输入端连接，所述计数单元的输出端与第一异步FIFO的第二输入端连接，所述计数单元的输入端通过地址生成单元与所述DDR的输入端连接。进一步地，所述第一异步FIFO的输入端端口数为513位，其中512位作为第一异步FIFO的第一输入端，剩余1位作为第一异步FIFO的读数使能端；所述第一异步FIFO的输出端端口数为64位，其中32位作为第一异步FIFO的第一输出端，剩余32位作为第一异步FIFO的第二输出端；所述第二异步FIFO的输入端端口数为32位，并与所述第一异步FIFO的第一输出端的32位一一对应，所述第三异步FIFO的输入端端口数为32位，并与所述第一异步FIFO的第二输出端的32位一一对应；所述第二异步FIFO的输出端端口数为16位，并与所述第一DAC的16位分辨率一一对应，所述第三异步FIFIO同步源的输出端端口数为16位，并与所述第二DAC的16位分辨率一一对应。一种基于DDR存储的DDS任意分频系统的分频方法，包括以下步骤：S1、设置系统输出频率；S2、基于设置的系统输出频率，通过地址生成单元计算频率步进值，进而确定系统需要输出的数据的DDR地址和该数据在DDR地址中的数据位置；S3、通过地址生成单元将DDR地址发送至DDR中，将数据位置发送至计数单元；S4、通过DDR将接收到的DDR地址中的所有数据输入到第一异步FIFO中，同时通过计数单元根据接收到的数据位置开始计数；S5、根据计数单元的计数值，选取接收到的数据位置下DDR地址中的数据输入到第二异步FIFO或第三异步FIFO中；S6、经过时钟采样频率后，通过第二异步FIFO或第三异步FIFO将数字波形信号输入到对应的第一DAC或第二DAC中，实现任意分频。进一步地，所述步骤S2中系统输出频率f0和频率步进值K的关系式为：式中，f为时钟采样频率，N为相位累加器的字长；所述步骤S2中，系统需要输出的DDR中第m个数据的DDR地址为a＝(mK-b)/8，对应的数据位置为b＝mod(mK/8)，0<a<c，c为DDR中的总地址数，a、b均为整数，mod(·)为取余运算符。进一步地，所述步骤S5中，根据接收到的数据位置下DDR地址中的数据在第一异步FIFO中的位数，将其输入到与之对应的第二异步FIFO或第三异步FIFIO中。本专利技术的有益效果为：本专利技术提供的基于DDR存储的DDS任意分频系统及其分频方法中采用DDR存储方式，在波形生成控制过程中，通过改变频率控制字，来确定读取DDR中数据时DDR地址及其数据位置，进而实现任意频率输出；同时实现了更大数据量的DDS波形存储和读取及任意分频输出。附图说明图1为本专利技术提供的基于DDR存储的DDS任意分频系统结构图。图2为本专利技术提供的DDR存储特点示意图。图3为本专利技术提供的DDR内数据顺序与地址对应关系示意图。图4为本专利技术提供的波形生成控制模块结构示意图。图5为本专利技术提供的基于DDR存储的DDS任意分频系统的分频方法流程图。具体实施方式下面对本专利技术的具体实施方式进行描述，以便本文档来自技高网...

【技术保护点】
1.一种基于DDR存储的DDS任意分频系统，其特征在于，包括数据存储模块、时钟管理模块、波形生成控制模块、波形生成模块和通道调理模块；/n所述数据存储模块的输出端与所述波形生成控制模块的第一输入端连接，所述数据存储模块的第一输入端与所述时钟管理模块的第一输出端连接，所述时钟管理模块的第二输出端分别与波形生成控制模块的第二输入端和波形生成模块的第一输入端连接，所述波形生成控制模块的第一输出端与数据存储模块的第二输入端连接，所述波形生成控制模块的第二输出端与时钟管理模块的输入端连接，所述波形生成控制模块的第三输出端分别与所述波形生成模块的第二输入端和通道调理模块的第一输入端连接，所述波形生成控制模块的第四输出端与所述波形生成模块的第三输入端连接，所述波形生成模块的输出端与通道调理模块的第二输入端连接。/n

【技术特征摘要】
1.一种基于DDR存储的DDS任意分频系统，其特征在于，包括数据存储模块、时钟管理模块、波形生成控制模块、波形生成模块和通道调理模块；
所述数据存储模块的输出端与所述波形生成控制模块的第一输入端连接，所述数据存储模块的第一输入端与所述时钟管理模块的第一输出端连接，所述时钟管理模块的第二输出端分别与波形生成控制模块的第二输入端和波形生成模块的第一输入端连接，所述波形生成控制模块的第一输出端与数据存储模块的第二输入端连接，所述波形生成控制模块的第二输出端与时钟管理模块的输入端连接，所述波形生成控制模块的第三输出端分别与所述波形生成模块的第二输入端和通道调理模块的第一输入端连接，所述波形生成控制模块的第四输出端与所述波形生成模块的第三输入端连接，所述波形生成模块的输出端与通道调理模块的第二输入端连接。


2.根据权利要求1所述的基于DDR存储的DDS任意分频系统，其特征在于，所述数据存储模块包括DDR存储器及其外围电路，用于存储波形数据信息；所述时钟管理模块包括晶振和时钟芯片，用于提供系统工作所需时钟；所述波形生成控制模块为FPGA控制芯片，用于控制数字波形信号的产生；所述波形生成模块包括DAC芯片及其外围电路，用于将波形生成控制模块产生的数字波形信号转化为模拟波形信号输出；所述通道调理模块包括滤波电路、放大衰减电路和调偏电路，用于对DAC芯片输出的模拟波形信号进行处理，使其达到系统输出要求。


3.根据权利要求2所述的基于DDR存储的DDS任意分频系统，其特征在于，所述波形生成模块中的DAC芯片包括第一DAC和第二DAC；所述第一DAC和第二DAC的分辨率均为16位。


4.根据权利要求3所述的基于DDR存储的DDS任意分频系统，其特征在于，所述波形生成控制模块包括第一异步FIFO、第二异步FIFO、第三异步FIFO、地址生成单元和计数单元；
所述DDR的输出端与第一异步FIFO的第一输入端连接，所述第一异步FIFO的第一输出端与第二异步FIFO的输入端连接，所述第一异步FIFO的第二输出端与第三异步FIFO的输入端连接，所述第二异步FIFO的输出端与第一DAC的输入端连接，所述第三异步FIFO的输出端与第二DAC的输入端连接，所述计数单元的输出端与第一异步FIFO的第二输入端连接，所述计数单元的输入端通过地址生成单元与所述DDR的输入端连接。


5.根据权利要求4所述的基于DDR存储的DDS任意分...

【专利技术属性】
技术研发人员：王锂，陈文黎，马敏，
申请(专利权)人：电子科技大学，
类型：发明
国别省市：四川;51