非易失性存储器及其编程方法技术

本发明专利技术提供了一种非易失性存储器以及一种非易失性存储器的编程方法。所述非易失性存储器包括多条字线，多条位线，存储器单元阵列，以及控制器。所述存储器单元阵列通过所述多条字线和所述多条位线寻址。所述控制器设置为：向与所述存储器单元阵列中的待编程存储器单元连接的字线首先施加一个递增的第一编程电压脉冲，之后施加一个或者多个增量阶跃脉冲编程电压。通过本发明专利技术的非易失性存储器以及一种非易失性存储器的编程方法，能够减少编程电压对存储器单元的栅极氧化层的应力。

Nonvolatile memory and its programming method

【技术实现步骤摘要】
非易失性存储器及其编程方法
本专利技术涉及存储器
，尤其涉及一种非易失性存储器及其编程方法。
技术介绍
非易失性存储器(Nonvolatilememory)已经广泛应用于各种数据存储应用。在现代电子系统中，例如个人计算机，蜂窝电话，数码相机，汽车系统，全球定位系统等，非易失性存储器已经成为必不可少的部件。在没有电源为非易失性存储器供电时，存储在非易失性存储器中的数据不会丢失。闪存(FlashMemory)是代表性的非易失性存储器件。根据存储器单元阵列的配置，闪存被分为NOR闪存(NORflashmemory)和NAND闪存(NANDflashmemory)。在NOR闪存中，每个存储器单元独立地连接到位线和字线，因此NOR闪存具有优异的随机存取时间。在NAND闪存中，由于存储器单元串联连接，一个单元串(string)与位线只有一个接触点，因此NAND闪存具有优异的集成特性。因此，NAND闪存通常用于高密度闪存中。闪存的操作通常包括编程(Program)，擦除(Erase)和读取(Read)。对于NAND闪存，通过将编程电压施加到字线来执行编程操作，所选择的页(Page)的存储器单元的控制栅极连接到该字线。增量阶跃脉冲编程(IncrementalStepPulseProgramming，ISPP)是一种编程方案，可用于维持存储器单元的阈值电压分布，以实现更高的数据可靠性。在增量阶跃脉冲编程方法中，施加到所选页的存储器单元的控制栅极的编程电压脉冲逐渐增加，直到存储器单元的阈值电压达到期望的电平。具体地，首先施加具有第一电平的第一个编程电压脉冲，之后读取要编程的存储器单元的阈值电压以验证存储器单元是否被正确编程。如果验证失败，则编程电压增加，施加具有第二电平的第二个编程电压脉冲，然后进行另一轮验证。可以以这种方式递增地增加编程电压，直到存储器单元达到所需的阈值电压。在对存储器单元进行编程操作时，编程电压会对存储器单元的隧穿介电层造成应力(stress)。随着编程次数的增加，可能造成隧穿介电层的退化(degradation)，产生应力导致的漏电(stress-inducedleakagecurrent)，影响闪存的使用寿命。
技术实现思路
根据本专利技术的一个方面，提供一种非易失性存储器，该非易失性存储器能够减少编程电压对隧穿介电层产生的应力。该非易失性存储器包括：多条字线，多条位线，存储器单元阵列，以及控制器。所述存储器单元阵列通过所述多条字线和所述多条位线寻址。所述控制器设置为：向与所述存储器单元阵列中的待编程存储器单元连接的字线首先一个递增的第一编程电压脉冲，之后施加一个或者多个增量阶跃脉冲编程电压。在上述的非易失性存储器中，所述第一编程电压脉冲从第一预定值线性增加到第二预定值，所述一个或者多个增量阶跃脉冲编程电压的初始脉冲大于或者等于所述第二预定值。在上述的非易失性存储器中，所述第一编程电压脉冲为台阶状地从第一预定值增加到第二预定值，所述一个或者多个增量阶跃脉冲编程电压的初始脉冲大于或者等于所述第二预定值。在上述的非易失性存储器中，所述一个或者多个增量阶跃脉冲编程电压的初始脉冲等于所述第二预定值加上所述一个或者多个增量阶跃脉冲编程电压的增量在上述的非易失性存储器中，所述台阶形的电压脉冲包括6-10个台阶。在上述的非易失性存储器中，所述相邻两个台阶的增量小于等于0.7V。在上述的非易失性存储器中，所述台阶形的电压脉冲的每个台阶的持续时间小于等于0.8微秒。上述的非易失性存储器中是闪存。在上述的非易失性存储器中，所述控制器还设置为：在向与所述存储器单元阵列中的待编程存储器单元连接的字线施加台阶形的电压脉冲后，执行验证操作以确定所述待编程存储器单元是否编程成功；以及在施加了一个或者多个增量阶跃脉冲编程电压的每一个脉冲后，执行验证操作以确定所述待编程存储器单元是否编程成功。根据本专利技术的另一方面，提供一种非易失性存储器的编程方法。该非易失性存储器的编程方法包括：第一步，向与存储器单元阵列中的待编程存储器单元连接的字线施加一个递增的第一编程电压脉冲；以及第二步，向与存储器单元阵列中的待编程存储器单元连接的字线施加一个或者多个增量阶跃脉冲编程电压。在上述非易失性存储器的编程方法中，所述第一编程电压脉冲从第一预定值线性增加到第二预定值，所述一个或者多个增量阶跃脉冲编程电压的初始脉冲大于或者等于所述第二预定值。在上述非易失性存储器的编程方法中，所述第一编程电压脉冲配置为台阶状地从第一预定值增加到第二预定值，所述一个或者多个增量阶跃脉冲编程电压的初始脉冲大于或者等于所述第二预定值。在上述非易失性存储器的编程方法中，所述一个或者多个增量阶跃脉冲编程电压的初始脉冲等于所述第二预定值加上所述一个或者多个增量阶跃脉冲编程电压的增量在上述非易失性存储器的编程方法中，所述台阶形的电压脉冲包括6-10个台阶。在上述非易失性存储器的编程方法中，所述相邻两个台阶的增量小于等于0.7V。在上述非易失性存储器的编程方法中，所述台阶形的电压脉冲的每个台阶的持续时间小于等于0.8微秒。在上述非易失性存储器的编程方法中，所述的非易失性存储器是闪存。上述的非易失性存储器的编程方法，还包括：在第一步和/或第二步后，执行验证操作以确定所述待编程存储器单元是否编程成功。通过本专利技术的非易失性存储器以及一种非易失性存储器的编程方法，施加到存储器单元的第一个编程电压是逐渐增加的，能够减少编程电压对存储器单元的隧穿介电层的应力。附图说明附图用于提供对本公开的进一步理解，并构成本说明书的一部分。图中的元件和/或组件不一定按比例绘制。图1是本专利技术实施例提供的一种闪存的示意性框图。图2是本专利技术实施例提供的一种NAND闪存的块的示意结构图。图3是本专利技术实施例提供的浮栅晶体管的示意性框图。图4示出了执行编程操作时字线和位线上的电压。图5是本专利技术实施例提供的一种非易失性存储器件的编程方法的流程图。图6是本专利技术实施例提供的编程方法中施加的编程电压脉冲的示意图。图7是在字线施加的台阶形电压脉冲的示意图。图8是本专利技术实施例提供的另一种编程方法中施加的编程电压脉冲的示意图。图9是本专利技术实施例提供的又一种编程方法中施加的编程电压脉冲的示意图。图10是专利技术实施例提供的非易失性存储器件的另一种编程方法的流程图。图11示出了专利技术实施例提供的非易失性存储器件的又一种编程方法的编程电压。具体实施方式下面结合本专利技术的实施例的附图更全面地描述本专利技术。本专利技术可以以多种不同的形式实施。本专利技术不应该被解释为限于这里所阐述的实施例。提供这些实施例是为了使本公开彻底和完整，以及将本专利技术的范围完全传达给本领域技术人员。在附图中，为了清楚起见，可以理想化或放大元件的尺寸或配置。应当理解，当一个元件被称为“连接到”或“耦接到”另一个元件时，它可以直接连接或本文档来自技高网...

【技术保护点】
1.一种非易失性存储器，其特征在于，包括：/n多条字线；/n多条位线；/n存储器单元阵列，其中，所述存储器单元阵列通过所述多条字线和所述多条位线寻址；/n控制器，/n其中，所述控制器设置为：向与所述存储器单元阵列中的待编程存储器单元连接的字线首先施加一个递增的第一编程电压脉冲，之后施加一个或者多个增量阶跃脉冲编程电压。/n

【技术特征摘要】
1.一种非易失性存储器，其特征在于，包括：
多条字线；
多条位线；
存储器单元阵列，其中，所述存储器单元阵列通过所述多条字线和所述多条位线寻址；
控制器，
其中，所述控制器设置为：向与所述存储器单元阵列中的待编程存储器单元连接的字线首先施加一个递增的第一编程电压脉冲，之后施加一个或者多个增量阶跃脉冲编程电压。


2.根据权利要求1所述的非易失性存储器，其中，所述第一编程电压脉冲从第一预定值线性增加到第二预定值，所述一个或者多个增量阶跃脉冲编程电压的初始脉冲大于或者等于所述第二预定值。


3.根据权利要求1所述的非易失性存储器，其中，所述第一编程电压脉冲为台阶状地从第一预定值增加到第二预定值，所述一个或者多个增量阶跃脉冲编程电压的初始脉冲大于或者等于所述第二预定值。


4.根据权利要求2或权利要求3所述的非易失性存储器，其中，所述一个或者多个增量阶跃脉冲编程电压的初始脉冲等于所述第二预定值加上所述一个或者多个增量阶跃脉冲编程电压的增量。


5.根据权利要求3所述的非易失性存储器，其中，所述台阶形的电压脉冲包括6-10个台阶。


6.根据权利要求3所述的非易失性存储器，其中，所述相邻两个台阶的增量小于等于0.7V。


7.根据权利要求3所述的非易失性存储器，其中，所述台阶形的电压脉冲的每个台阶的持续时间小于等于0.8微秒。


8.根据权利要求1所述的非易失性存储器，其中，所述的非易失性存储器是...

【专利技术属性】
技术研发人员：陈敏怡，陈春晖，罗啸，
申请(专利权)人：北京兆易创新科技股份有限公司，上海格易电子有限公司，
类型：发明
国别省市：北京;11