一种时钟分频校准电路制造技术

本申请公开了一种时钟分频校准电路，包括时钟分频电路和分频时钟校准电路；时钟分频电路用于基于输入的采样时钟信号输出占空比可选择的时钟分频信号，作为待校准时钟分频信号；分频时钟校准电路用于基于输入的待校准时钟分频信号输出已校准时钟分频信号，已校准时钟分频信号的上升沿与下降沿与采样信号的上升沿和下降沿对齐。本申请提供的时钟分频校准电路实现采样时钟的分频，且有多路不同占空比的分频时钟输出，可供多样化选择；同时分频时钟皆可与采样时钟上升沿对齐，且时钟高电平结束时刻也与采样时钟clk对齐，避免应用在不同模块的各时钟采样到的数据不一致，提高整体电路的精确度。

A clock division calibration circuit

【技术实现步骤摘要】
一种时钟分频校准电路
本申请涉及集成电路，具体涉及一种时钟分频校准电路。
技术介绍
在集成电路内部通常需要不同模块的时钟满足特定的时序要求。在ADC电路中，高速和高精度一直都是重要的设计目标。而流水线模数转换器(PipelinedADC)是一种较为主流的ADC产品之一。为实现更高的精度，往往采用特定的算法用以对电路进行校准。在含校准结构的流水线模数转换器(PipelinedADC)中包含主ADC和辅助ADC以及其他功能模块。为实现最终的校准功能，需要辅助ADC的量化采样时钟是主ADC的采样时钟的多种占空比的某一分频频率，且辅助ADC中的时钟上升沿控制的采样结束时刻需与主ADC保持相位结束时刻一致。若不对齐，会造成主ADC采样的数据与辅助ADC采样到的数据不一致，从而导致最终的输出精度下降。传统的时钟校准方法需要估计时钟失配的误差，通过各种手段对所需校准时钟采样后的输出进行补偿或者通过各种方式对时钟进行补偿，可能会采用到复杂的乘法器模块，减法器模块等，电路相对较复杂。
技术实现思路
技术目的：本申请的目的在于提供一种时钟分频校准电路，用于解决现有技术中分频信号与采样时钟上升沿及下降沿结束时不对齐、相位不一致的问题。技术方案：本申请提供了一种时钟分频校准电路，包括时钟分频电路和分频时钟校准电路；时钟分频电路用于基于输入的采样时钟信号输出占空比可选择的时钟分频信号，作为待校准时钟分频信号；分频时钟校准电路用于基于输入的待校准时钟分频信号输出已校准时钟分频信号，已校准时钟分频信号的上升沿与下降沿与采样信号的上升沿和下降沿对齐。进一步地，时钟分频电路包括缓冲器和M个分频D触发器，分别为第一分频D触发器、第二分频D触发器……第i分频D触发器……第M分频D触发器；其中M为正整数即M>2，M为偶数；i<M；第一分频D触发器的输入端D接高电平，第i分频D触发器的正向输出端Q接第i+1分频D触发器的输入端D；第M分频D触发器的反向输出端接缓冲器的输入端；第i分频D触发器的清零端口均接缓冲器的输出端；M个分频D触发器的时钟输入端口clk均接采样时钟信号。进一步地，缓冲器可采用一个或多个反相器串联的电路结构。进一步地，分频时钟校准电路包括第一延时电路、反相器、校准D触发器、或非门、第二延时电路和或门；采样时钟信号分别连接第一延时电路和反相器的输入端，用于输出采样时钟延迟信号和采样时钟反相信号；校准D触发器的时钟输入端口接入采样时钟反相信号，其输入端D接入待校准时钟分频信号的前一级分频D触发器的反向输出，其清零端连接至高电平；校准D触发器的正向输出端与第一延时电路的输出端连接至或非门，共同作为或非门的输入；第二延时电路输入端连接待校准信号，其输出端与或非门的输出端连接至或门，共同作为或门的输入；或门的输出即为已校准时钟分频信号。进一步地，第一延时电路可采用一个或多个反相器串联的电路结构。进一步地，第一延时电路采用延时大小可调的延时电路结构，通过外部数字信号可对延时电路的延时大小进行调控。有益效果：与现有技术相比，本申请提供的时钟分频校准电路实现采样时钟的分频，且有多路不同占空比的分频时钟输出，可供多样化选择；同时分频时钟皆可与采样时钟上升沿对齐，且时钟高电平结束时刻也与采样时钟clk对齐，避免应用在不同模块的各时钟采样到的数据不一致，提高整体电路的精确度。另外，本技术只需要简单的几个延时模块与逻辑门电路即可实现不同频率的时钟的校准，电路简单易于实现。附图说明图1为本技术的时钟分频电路示意图；图2为本技术的分频时钟校准电路示意图；图3为本技术的时钟信号输出对比曲线。具体实施方式下面结合附图和实施例对本申请做进一步描述：本申请提供了一种时钟分频校准电路，包括时钟分频电路和分频时钟校准电路；时钟分频电路用于基于输入的采样时钟信号输出占空比可选择的时钟分频信号，作为待校准时钟分频信号；分频时钟校准电路用于基于输入的待校准时钟分频信号输出已校准时钟分频信号，已校准时钟分频信号的上升沿与下降沿与采样信号的上升沿和下降沿对齐。可根据所需要实现的分频时钟频率与采样时钟频率的比值来选择D触发器的个数。在本实施例中选择实现的是采样时钟的八分频时钟，采样时钟频率fclk与本实施例中的分频时钟频率f的比值为8。如图1所示，时钟分频电路包括1个缓冲器和8个分频D触发器，分别为第一分频D触发器、第二分频D触发器……第i分频D触发器……第八分频D触发器；其中i为正整数，即i<8。每个D触发器包括输入端口D，触发时钟端口，清零端口CLR，正向输出端口Q和反向输出端口正向输出端口Q在触发时钟上升沿到来后的状态为当前输入D的状态，而清零端口CLR为低电平时，正向输出端口Q为低电平。在时钟分频电路中所有D触发器的触发时钟端口采用采样时钟clk控制。第一分频D触发器A1的输入端D接高电平vdd，A1的正向输出d1连接至第二分频D触发器A2输入端口D，A2的正向输出d2连接至第三分频D触发器A3的输入端口D，A3的正向输出d3连接至第四分频D触发器A4的输入端口D，A4的正向输出d4连接至第五分频D触发器A5的输入端口D，A5的正向输出d5连接至第六分频D触发器A6的输入端口D，A6的正向输出d6连接至第七分频D触发器A7的输入端口D，A7的正向输出d7连接至第八分频D触发器A8的输入端口D；第八分频D触发器A8的反向输出端口的输出d8b通过一缓冲器后输出信号rn，缓冲器的输出端连接至分频时钟电路中的所有分频D触发器清零端口CLR处，将输出信号rn作为清零端口CLK的输入。所述八个D触发器的正向输出Q分别为d1，d2，d3，d4……d7，d8，所述八个D触发器的反向输出Q-分别为d1b，d2b，d3b，d4b……d7b，d8b。在本申请的另一实施例中，缓冲器可采用多个反相器串联的电路结构。如图2所示，在本实施例中，分频时钟校准电路包括第一延时电路、反相器、校准D触发器、或非门、第二延时电路和或门。采样时钟信号clk分别连接第一延时电路和反相器的输入端，用于输出采样时钟延迟信号clk_delay和采样时钟反相信号clkb；校准D触发器B1的时钟输入端口接入采样时钟反相信号clkb，其输入端D接入待校准时钟分频信号的前一级分频D触发器的反向输出，其清零端连接至高电平vdd。在本实施例中，选择第四分频D触发器的正向输出信号d4作为待校准时钟分频信号，则校准D触发器B1的输入端D接入第三分频D触发器的反向输出信号d3b。校准D触发器B1的正向输出端的输出信号dni与第一延时电路的输出端输出的信号clk_delay连接至或非门，共同作为或非门的输入，得到或非门的输出信号clk_delay_out；第二延时电路输入端连接待校准信号d4，其输出端的输出信号d4_delay与或非门的输出端信号clk_delay_out本文档来自技高网...

【技术保护点】
1.一种时钟分频校准电路，其特征在于，包括时钟分频电路和分频时钟校准电路；/n所述时钟分频电路用于基于输入的采样时钟信号输出占空比可选择的时钟分频信号，作为待校准时钟分频信号；/n所述分频时钟校准电路用于基于输入的待校准时钟分频信号输出已校准时钟分频信号，所述已校准时钟分频信号的上升沿与下降沿与采样信号的上升沿和下降沿对齐。/n

【技术特征摘要】
1.一种时钟分频校准电路，其特征在于，包括时钟分频电路和分频时钟校准电路；
所述时钟分频电路用于基于输入的采样时钟信号输出占空比可选择的时钟分频信号，作为待校准时钟分频信号；
所述分频时钟校准电路用于基于输入的待校准时钟分频信号输出已校准时钟分频信号，所述已校准时钟分频信号的上升沿与下降沿与采样信号的上升沿和下降沿对齐。


2.根据权利要求1所述的时钟分频校准电路，其特征在于，所述时钟分频电路包括缓冲器和M个分频D触发器，分别为第一分频D触发器、第二分频D触发器……第i分频D触发器……第M分频D触发器；其中M∈N*，M>2，M为偶数；i∈N*，i<M；
所述第一分频D触发器的输入端D接高电平，所述第i分频D触发器的正向输出端Q接所述第i+1分频D触发器的输入端D；
所述第M分频D触发器的反向输出端接所述缓冲器的输入端；所述第i分频D触发器的清零端口均接所述缓冲器的输出端；
所述M个分频D触发器的时钟输入端口clk均接所述采样时钟信号。


3.根据权利要求2所述的时钟分频校准电路，其特征在于，所述缓冲器可采用一个或...

【专利技术属性】
技术研发人员：周梦杰，只生武，马元君，
申请(专利权)人：南京德睿智芯电子科技有限公司，
类型：新型
国别省市：江苏;32