半导体装置制造方法及图纸

具备半导体衬底(10)，该半导体衬底具有漂移层(11)、配置在漂移层上的基体层(12)、和隔着漂移层(11)而形成在与基体层(12)相反的一侧的第2导电型的集电极层(22)。并且，形成多个沟槽栅构造，该沟槽栅构造具有：栅极绝缘膜(14)，形成在将基体层(12)贯通而达到漂移层(11)并且在半导体衬底(10)的面方向中的一个方向上延伸设置的沟槽(13)的壁面；和栅极电极(15)，形成在栅极绝缘膜(14)上。此时，栅极电极(15)由多晶硅构成，在半导体衬底(10)中的沟槽(13)的周围产生的最大应力为340MPa以下。

Semiconductor device

【技术实现步骤摘要】
【国外来华专利技术】半导体装置对关联申请的相互参照本申请基于2017年11月3日申请的日本专利申请第2017－213329号，这里通过参照而引入其记载内容。
本专利技术涉及形成有沟槽栅型的绝缘栅型双极晶体管(以下简称IGBT)的半导体装置。
技术介绍
以往，作为电力变换用半导体装置之一，已知有在工业用马达等电子设备中使用的形成有IGBT的半导体装置(例如参照专利文献1)。具体而言，该半导体装置中，在构成N-型的漂移层的半导体衬底的表层部形成基体层，以将基体层贯通的方式形成有多个沟槽。并且，各沟槽通过依次形成栅极绝缘膜以及栅极电极而被填埋。另外，栅极绝缘膜由氧化膜构成，栅极电极由多晶硅构成。此外，在基体层的表层部，以与沟槽相接的方式形成有N+型的发射极区域，在半导体衬底的另一面侧，形成有P+型的集电极层。并且，在半导体衬底的一面侧，形成有与基体层以及发射极区域电连接的发射极电极。在半导体衬底的另一面侧，形成有与集电极层电连接的集电极电极。这样的半导体装置例如通过以下那样制造。即，在漂移层上形成基体层后，形成达到漂移层的沟槽。接着，在沟槽内形成栅极绝缘膜。并且，通过CVD(ChemicalVaporDeposition的简写)法使掺加了杂质的非晶硅成膜。接着，进行热处理，从而使非晶硅晶体化为多晶硅，形成由多晶硅构成的栅极电极。然后，进行通常的半导体制造工序，形成发射极区域、集电极层、发射极电极、集电极电极等而制造上述半导体装置。现有技术文献专利文献专利文献1：日本特开2007-43123号公报但是，上述半导体装置中，通过在将非晶硅晶体化为多晶硅时以及晶体化后的热收缩，在栅极电极的周围产生应力。即，在半导体衬底中的沟槽的周围的区域产生应力。并且，如果该应力较大，则有可能在构成栅极电极的多晶硅内产生晶体缺陷，促进栅极绝缘膜的劣化，当电流流过半导体装置时该半导体装置损坏。
技术实现思路
本专利技术的目的在于提供能够抑制损坏的半导体装置。根据本专利技术的1个方面，半导体装置具备：半导体衬底，具有第1导电型的漂移层、配置在漂移层上的第2导电型的基体层、和隔着漂移层而形成在与基体层相反的一侧的第2导电型的集电极层；多个沟槽栅构造，具有形成在将基体层贯通而达到漂移层并且在半导体衬底的面方向中的一个方向上延伸设置的沟槽的壁面上的栅极绝缘膜、和形成在栅极绝缘膜上的栅极电极；第1导电型的发射极区域，形成在基体层的表层部，与沟槽相接；第1电极，与基体层以及发射极区域电连接；以及第2电极，与集电极层电连接。并且，栅极电极由多晶硅构成，在半导体衬底中的沟槽的周围产生的最大应力为340MPa以下。由此，在沟槽的周围产生的最大应力设为340MPa以下，从而能够抑制半导体装置损坏。另外，上述以及权利要求的括号内的标记表示权利要求所记载的用语与后述实施方式所记载的例示该用语的具体物等的对应关系。附图说明图1是第1实施方式的半导体装置的截面图。图2是表示沟槽周围应力与半导体装置的损坏的关系的模拟结果。图3是表示图1所示的半导体装置的1单元区域的示意图。图4是表示相邻的沟槽的间隔与每1单元区域的栅极电极的体积率的关系的模拟结果。图5是表示相邻的沟槽的间隔与导通电压的关系的图。图6是第2实施方式的半导体装置的截面图。图7是表示图6所示的半导体装置的1单元区域的示意图。图8是表示第2实施方式中的相邻的沟槽的间隔与每1单元区域的栅极电极的体积率的关系的模拟结果。图9是表示其他实施方式的沟槽栅构造以及1单元区域的图。图10是表示其他实施方式的沟槽栅构造以及1单元区域的图。图11是表示其他实施方式的沟槽栅构造以及1单元区域的图。具体实施方式以下，基于附图说明本专利技术的实施方式。另外，在以下的各实施方式中，对应彼此相同或等同的部分附加同一标记进行说明。(第1实施方式)对第1实施方式进行说明。另外，本实施方式的半导体装置例如适合被用作在变换器(inverter)、DC/DC转换器(converter)等的电源电路中使用的功率开关元件。如图1所示，半导体装置具有构成N-型的漂移层11的半导体衬底10。另外，本实施方式中，半导体衬底10由硅衬底构成。并且，在漂移层11上(即，半导体衬底10的一面10a侧)，形成有P型的基体(base)层12。在半导体衬底10，以将基体层12贯通并达到漂移层11的方式形成有多个沟槽13。由此，基体层12被分离为多个。本实施方式中，多个沟槽13以成为条状的方式，沿着半导体衬底10的一面10a的面方向中的一个方向(即图1中的纸面垂直方向)以等间隔形成。即，各沟槽13形成为，使得相邻的沟槽13的间隔L彼此相等。此外，本实施方式中，各沟槽13形成为，侧面沿半导体衬底10的一面10a的法线方向大致平行。另外，这里的大致平行，除了完全平行的情况以外，还包括半导体衬底10的一面10a与沟槽13的侧面所成的角度达到85°左右为止的情况。在各沟槽13的壁面，形成有栅极绝缘膜14，在栅极绝缘膜14上，形成有栅极电极15。由此，构成沟槽栅构造16。另外，本实施方式中，栅极电极15以将沟槽13内填埋的方式形成。栅极绝缘膜14由氧化膜构成，沿着沟槽13的壁面以约100nm的均匀的厚度形成。栅极电极15由掺加了杂质的多晶硅构成。另外，栅极电极15通过在用CVD法使非晶硅成膜后进行热处理以使非晶硅晶体化为多晶硅而构成，多晶硅的粒径被设为50～1000nm。在基体层12的表层部(即，半导体衬底10的一面10a侧)，分别形成有比漂移层11高杂质浓度的N+型的发射极区域17、以及比基体层12高杂质浓度的P+型的接触区域18。具体而言，发射极区域17在基体层12内终止并且以与沟槽13的侧面相接的方式形成。此外，接触区域18与发射极区域17同样地形成为在基体层12内终止。更详细而言，发射极区域17的构造是，在沟槽13间的区域中，沿着沟槽13的长度方向以与沟槽13的侧面相接的方式呈棒状延伸设置，终止于比沟槽13的顶端靠内侧。此外，接触区域18被2个发射极区域17夹着而沿沟槽13的长度方向(即，发射极区域17)呈棒状延伸设置。另外，本实施方式的接触区域18以半导体衬底10的一面10a为基准而比发射极区域17形成得深。在半导体衬底10的一面10a上，形成有由BPSG(BoronPhosphorusSiliconGlass的简写)等构成的层间绝缘膜19。并且，在层间绝缘膜19上，形成有经由形成于层间绝缘膜19的接触孔19a而与发射极区域17以及接触区域18(即，基体层12)电连接的发射极电极20。另外，本实施方式中，发射极电极20相当于第1电极。在漂移层11中的与基体层12侧相反的一侧(即，半导体衬底10的另一面10b侧)，形成有比漂移层11高杂质浓度的N型的场截止(fieldstop)层(以下称作FS层)21。该FS层21不是必本文档来自技高网...

【技术保护点】
1.一种半导体装置，具有多个沟槽栅构造(16)，其特征在于，/n具备：/n半导体衬底(10)，具有：/n第1导电型的漂移层(11)；/n第2导电型的基体层(12)，配置在上述漂移层上；/n第2导电型的集电极层(22)，隔着上述漂移层而形成在与上述基体层相反的一侧；/n上述多个沟槽栅构造，具有：/n栅极绝缘膜(14)，形成在将上述基体层贯通而达到上述漂移层并且在上述半导体衬底的面方向中的一个方向上延伸设置的沟槽(13)的壁面；/n栅极电极(15)，形成在上述栅极绝缘膜上；/n第1导电型的发射极区域(17)，形成在上述基体层的表层部，与上述沟槽相接；/n第1电极(20)，与上述基体层及上述发射极区域电连接；以及/n第2电极(23)，与上述集电极层电连接，/n上述栅极电极由多晶硅构成，/n在上述半导体衬底中的上述沟槽的周围产生的最大应力为340MPa以下。/n

【技术特征摘要】
【国外来华专利技术】20171103 JP 2017-2133291.一种半导体装置，具有多个沟槽栅构造(16)，其特征在于，
具备：
半导体衬底(10)，具有：
第1导电型的漂移层(11)；
第2导电型的基体层(12)，配置在上述漂移层上；
第2导电型的集电极层(22)，隔着上述漂移层而形成在与上述基体层相反的一侧；
上述多个沟槽栅构造，具有：
栅极绝缘膜(14)，形成在将上述基体层贯通而达到上述漂移层并且在上述半导体衬底的面方向中的一个方向上延伸设置的沟槽(13)的壁面；
栅极电极(15)，形成在上述栅极绝缘膜上；
第1导电型的发射极区域(17)，形成在上述基体层的表层部，与上述沟槽相接；
第1电极(20)，与上述基体层及上述发射极区域电连接；以及

【专利技术属性】
技术研发人员：伊藤正和，坂根宏树，
申请(专利权)人：株式会社电装，
类型：发明
国别省市：日本;JP