混合内存模块以及操作混合内存模块的系统和方法技术方案

一种内存模块包括：易失性内存子系统，用于耦合到计算机系统中的内存通道且能够充当计算机系统的主内存；非易失性内存子系统，其为计算机系统提供存储装置；和模块控制器，其耦合到易失性内存子系统、非易失性内存子系统和C/A总线。模块控制器用于控制在易失性内存子系统和非易失性内存子系统之间的模块内数据传送。该模块控制器进一步用于监视C/A总线上的C/A信号，且根据C/A信号调度模块内数据传送，使得模块内数据传送不与内存控制器对易失性内存子系统的存取冲突。

System and method of hybrid memory module and operation hybrid memory module

【技术实现步骤摘要】
混合内存模块以及操作混合内存模块的系统和方法相关申请案的交叉引用本申请案主张以下各申请案的优先权：2013年11月7日提交的名称为“对非易失性内存的动态随机存取(DynamicRandomAccesstoNon-VolatileMemory)”的第61/901,439号美国临时专利申请案，2014年1月21日提交的名称为“内存通道存储(MemoryChannelStorage)”的第61929942号美国临时专利申请案，2014年8月22日提交的名称为“用于传送存储内容的设备和方法(ApparatusandMethodsforTransferringStorageContent)”的第62/041,024号美国临时专利申请案，2014年9月26日提交的名称为“内存通道存储(MemoryChannelStorage)”的第62/056,469号美国临时专利申请案，以及2014年10月22日提交的名称为“用于随机存取的混合移动内存(HybridMobileMemoryforRandomAccess)”的第62/067,411号美国临时专利申请案，所述申请案中的每一个以全文引用的方式并入本文中。本申请案与2011年7月28日提交的名称为“高密度DIMM(HighDensityDIMMs)”的第61/512,871号美国临时专利申请案以及2012年7月26日提交的名称为“闪存DRAM混合内存模块(FlashDRAMHybridMemoryModule)”的第13/559,476号美国专利申请案有关，所述申请案中的每一个以全文引用的方式并入本文中。本申请还要求于2014年5月7日提交的、名称为“高密度混合存储系统”的第61/989,941号美国临时专利申请的优先权。
本专利申请大体上涉及内存模块，并且更具体来说，涉及具有易失性子系统和非易失性子系统两者的混合内存模块，以及操作混合内存模块的系统和方法。
技术介绍
计算机系统很大程度上依赖于其系统或主内存的容量和吞吐量以及在最优性能下对所述计算机系统进行存取的速度，例如网络服务器、个人计算机、PDA、移动电话、视频游戏、科学仪器仪表、工业机器人、医疗电子器件等等。当前，动态随机存取内存(DRAM)常用作系统内存。DRAM是一种将数据的每个位存储在集成电路中的单独电容器中的随机存取内存。该电容器可以充电或放电，以至于可采用常规称为0和1的这两个状态来表示一位的两个值。因为电容器漏电，所以除非周期性地刷新电容器电荷，否则信息最终会逐渐消失。因为此刷新的需求，所以DRAM是一种与SRAM和其它静态内存相反的动态内存。DRAM的结构简单性允许DRAM芯片达到非常高的密度，因为数十亿个晶体管和电容器对可以装配在单一内存芯片上。另一方面，DRAM是易失性内存，也即当去除电力时，其将快速丢失其数据。闪存内存是一种可以被电擦除且重新编程的电子非易失性计算机存储媒体。与闪存内存相比，DRAM还贵得多。例如，高密度DRAM的费用可超过高性能闪存装置的10倍。此外，因闪存芯片可具有比DRAM芯片高得多的密度，所以允许设定成相同大小的内存模块以更多的封装，从而达到大得多的内存容量。存在两个主要类型的闪存内存，根据与非(NAND)和或非(NOR)逻辑门命名的与非型和或非型。或非型允许独立地写入或读取单一机器字(字节)。与非型闪存内存可以区块(或页)来写入和读取，所述区块(或页)通常比整个装置小得多。与非闪存还具有减少的擦除和写入次数，且每单元(cell)需要较少的芯片面积，因此允许比或非闪存更大的存储密度和每位(bit)更低的成本。此外，与非闪存的耐久性是或非闪存的耐久性的十倍之多。因此，与非闪存已比或非闪存得到更加广泛的使用。除其优点之外，闪存内存也具有某些局限性，该局限性对使所述闪存内存作为主内存使用造成许多挑战。闪存内存(尤其是与非闪存)的一个局限是，其一次仅可以擦除一个“区块”。擦除一个区块大体上是将区块中的所有位设定为1。从刚擦除的区块开始，区块内的任何位置可以随机存取方式来一次编程一个字节或一个字。但是，一旦某一位已经被设定为0，仅通过擦除整个区块才可以将它改变回1。换句话说，闪存内存不提供任何随机存取重写或擦除操作。另一局限是闪存内存具有有限数目的编程擦除周期(通常写成P/E周期)。大部分可商购的闪存产品保证在耗损使存储装置的完整性开始劣化之前，能耐受大约某一数目的周期(例如，100,000个P/E周期)。通过对写入计数和动态地重新映射区块，一些芯片固件或文件系统驱动器执行所谓的耗损均衡技术(wearinglevelingtechnique)，从而达到在分区之间扩散写入操作的目的。对于便携式消费产品，这些耗损管理技术通常将闪存内存的寿命延长至超出产品自身的寿命，且一些数据丢失在这些应用中可接受。但是，对于高可靠性的数据存储而言，当闪存内存也许不得不经历大量的编程周期，使用闪存内存并不可取。附图说明图1是根据某些实施例的计算机或服务器系统的示意图。图2是根据某些实施例的具有易失性内存子系统、非易失性内存子系统以及模块控制器的混合内存模块的示意图。图3是根据某些实施例的在混合内存模块中的易失性内存子系统的示意图。图4是根据某些实施例的在混合内存模块中的模块控制器的示意图。图5是根据某些实施例的计算机或服务器系统的软件栈的示意图。图6是某些实施例中由混合内存模块支持的不同数据路径的示意图。图7A和7B是对应地说明根据某些实施例的在计算机/服务器系统中的页入(page-in)和页出(page-out)过程的流程图。图8是某些实施例中的页入数据流与正常内存存取交错以避免数据存取冲突的示意图。图9是多个HVDIMM一起使用来提供系统内存和/或内存通道上的存储装置的示意图。图10是某些实施例中的内存关联表的示意图。图11是某些实施例中在计算机或服务器系统中的内存结构的示意图。图12是在内存窗口操作期间在混合内存模块中的存储空间的示意图。图13是根据某些实施例的示例性DMA控制器的示意图。图14是说明根据某些实施例的内存窗口操作过程的流程图。图15A和15B是对应地说明根据某些实施例的由模块控制器执行以打开和关闭混合内存模块中的内存窗口的过程的流程图。图16是说明根据其它实施例的混合内存模块的示意图。图17A和17B是某些实施例中对应的RAID3过程对混合内存模块中的非易失性内存子系统写入数据和读取数据的流程图。图18到20是某些实施例中由模块控制器执行的错误检测/校正例程的示意图。图21-22是常规SSD或闪存操作的示意图。图23-26是某些实施例中在混合内存模块中内存窗口操作的示意图。图27是某些实施例中轮询耗损均衡技术的简化实例的示意图。图28是混合内存模块的示意图，该混合内存模块与另一混合内存模块或任何其它存储装置通过其对应的网络接口电路直接耦合。图29是内联网服务器系统中的一个或多本文档来自技高网...

【技术保护点】
1.一种用于计算机系统的存储器模块，所述计算机系统包含耦合到存储器信道的存储器控制器，所述存储器信道包含数据总线和控制/地址C/A总线，所述存储器模块包括：/n印刷电路板PCB；/n安装在所述PCB上且耦合到所述存储器信道的易失性存储器子系统，所述易失性存储器子系统包括能够充当所述计算机系统的主存储器的动态随机存取内存(DRAM)装置；/n安装在所述PCB上的非易失性存储器子系统，其为所述计算机系统提供存储装置；以及/n安装在所述PCB上的模块控制器，其耦合到所述易失性存储器子系统、所述非易失性存储器子系统以及所述存储器信道；其中：/n所述模块控制器经配置用于响应经由所述存储器信道接收到的一个模块内数据传输命令来控制从所述易失性存储器子系统到所述非易失性存储器子系统的数据传送；/n所述易失性存储器子系统经配置用于经由所述C/A总线接收一个与所述模块内数据传输命令所指定的DRAM装置的地址相对应的虚读命令，更进一步的用于响应所述虚读命令使得所述DRAM装置输出第一数据；/n所述模块控制器经配置更进一步用于在接收到所述模块控制器命令之后经由所述C/A总线接收所述虚读命令，并响应所述虚读命令来抢夺从所述DRAM装置输出的所述第一数据，所述模块控制器经配置更进一步用于将所述第一数据经由所述闪存接口传送到所述非易失性存储器子系统。/n...

【技术特征摘要】
20131107 US 61/901439;20140121 US 61/929942;2014051.一种用于计算机系统的存储器模块，所述计算机系统包含耦合到存储器信道的存储器控制器，所述存储器信道包含数据总线和控制/地址C/A总线，所述存储器模块包括：
印刷电路板PCB；
安装在所述PCB上且耦合到所述存储器信道的易失性存储器子系统，所述易失性存储器子系统包括能够充当所述计算机系统的主存储器的动态随机存取内存(DRAM)装置；
安装在所述PCB上的非易失性存储器子系统，其为所述计算机系统提供存储装置；以及
安装在所述PCB上的模块控制器，其耦合到所述易失性存储器子系统、所述非易失性存储器子系统以及所述存储器信道；其中：
所述模块控制器经配置用于响应经由所述存储器信道接收到的一个模块内数据传输命令来控制从所述易失性存储器子系统到所述非易失性存储器子系统的数据传送；
所述易失性存储器子系统经配置用于经由所述C/A总线接收一个与所述模块内数据传输命令所指定的DRAM装置的地址相对应的虚读命令，更进一步的用于响应所述虚读命令使得所述DRAM装置输出第一数据；
所述模块控制器经配置更进一步用于在接收到所述模块控制器命令之后经由所述C/A总线接收所述虚读命令，并响应所述虚读命令来抢夺从所述DRAM装置输出的所述第一数据，所述模块控制器经配置更进一步用于将所述第一数据经由所述闪存接口传送到所述非易失性存储器子系统。


2.根据权利要求1所述的存储器模块，其进一步包括用于所述模块内数据传送的可选数据路径，其可经所述模块控制器选择在所述易失性存储器子系统和所述数据总线之间传输正常读写数据，或在所述模块控制器和所述非易失性存储器子系统之间传输所述第一数据，其中所述可选数据路径不包含所述数据总线。


3.根据权利要求2所述的存储器模块，其中所述可选数据路径包含受所述模块控制器控制的开关电路。


4.根据权利要求2所述的存储器模块，其进一步包括数据缓冲电路，可配置为在所述数据总线与所述DRAM装置之间或在所述数据总线与所述模块控制器之间缓冲数据信号，其中所述模块控制器通过改变所述模块控制器的数据输入/输出中的三态电路以及所述数据缓冲电路的数据输入/输出中的三态电路来实现选择在所述易失性存储器子系统和所述数据总线之间传输正常读写数据，或在所述模块控制器和所述非易失性存储器子系统之间传输所述第一数据。


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【专利技术属性】
技术研发人员：炫·李，杰斯·R·巴克达，池社·陈，杰弗里·C·所罗门，马里奥·杰西·马丁内斯，浩·乐，淑·J·蔡，
申请(专利权)人：奈特力斯股份有限公司，
类型：发明
国别省市：美国;US