一种整合箝制电压箝位电路的碳化硅半导体组件制造技术

本公开涉及一种整合箝制电压箝位电路的碳化硅半导体组件。本发明专利技术提供一种整合金属氧化物半导体场效晶体管(MOSFET)以及双向电压箝的碳化硅半导体组件，通过上述的简单结构以达到保护组件目的，有效避免栅极与源极间的正向过电压及负向过电压可能造成的组件损坏情况发生。

Silicon carbide semiconductor assembly with integrated clamping voltage clamping circuit

【技术实现步骤摘要】
一种整合箝制电压箝位电路的碳化硅半导体组件
本专利技术涉及一种半导体功率组件，尤指一种碳化硅半导体组件。
技术介绍
碳化硅因为具有宽能隙的缘故，在相同的漏极耐压(VDS,draintosourcevoltage)规格下，碳化硅金属氧化物半导体场效晶体管(下文中以SiCMOSFET称之)的特征导通电阻(ron,sp＝导通电阻*主动区面积)会远小于硅金属氧化物半导体场效晶体管(下文中以SiMOSFET称之)。当比较SiMOSFET与SiCMOSFET的ID-VGS转移特性可以发现：SiMOSFET的漏极电流(ID)随着栅极电压(Vgs)上升很快就达到饱和(图1)，但在SiCMOSFET中的漏极电流(ID)仍随着栅极电压(Vgs)上升而持续上升(图2)。因此，SiCMOSFET一般被操作在相对较高的栅极电压以换取更低的导通电阻和更高的漏极电流，也由于上述特性，如图3所示，SiCMOSFET的建议操作电压(Vgsop,请参考图3的V1曲线)和栅极氧化层的崩溃电压(breakdownvoltage,BVgs,请参考图3的V2曲线)之间的余裕(margin)，M1，相对于SiMOSFET的建议操作的栅极电压(Vgsop,请参考图3的V3曲线)和栅极氧化层的崩溃电压(breakdownvoltage,BVgs,请参考图3的V4曲线)之间的余裕M2较小。在一具体实例中，SiMOSFET的建议操作电压通常在10V至12V，栅极氧化层的崩溃电压在60V以上。而SiCMOSFET的建议操作的栅极电压通常在15V至20V，栅极氧化层的崩溃电压则只有35V至50V。但是SiCMOSFET由于输出电容小、切换速度快，使得SiCMOSFET的栅极电压在切换过程中容易因为电路中的杂散电容与电感及很高的di/dt、dv/dt而发生振铃(rining)现象，当发生振铃时的栅极过电压(overvoltage)超过栅极氧化层的崩溃电压时，可能导致SiCMOSFET的栅极氧化层产生损坏；除此之外，SiCMOSFET也会因为特征导通电阻低、输入电容小，对于发生在栅极与源极间的静电放电(electrostaticdischarge,ESD)的耐受能力也随之下降。在SiMOSFET中，通常藉由在栅极与源极间并联单向或双向齐纳二极管，来保护栅极免于因过电压而损害同时增强栅极对静电放电的耐受能力。举例来说，在先前技术美国专利公告号US6,172,383B1及US6,413,822B2中，藉由外加或整合多晶硅齐纳二极管的方式来保护栅极及增强其静电放电的耐受能力。但外加齐纳二极管有增加封装复杂度、占用空间、反应速度及引入额外杂散电感等问题，整合多晶硅齐纳二极管则有多晶硅齐纳二极管在高温下崩溃电压变小、漏电流增加等不稳定的问题产生，对于可能应用在高温下的SiCMOSFET并不适合。且无论外加或整合多晶硅齐纳二极管，其漏电流都约在μA等级，远大于MOSFET本身约在nA等级的栅极漏电流，因而增加栅极驱动电路的负担及损耗。因此，比如美国专利公告号US9,627,383B2藉由整合额外的侧向MOSFET来保护栅极，但有结构较复杂且只能针对闸/源极间的负向过电压(negativeovervoltage)进行保护的问题。有鉴于此，相关领域的碳化硅半导体组件在目前仍有待改良之处。
技术实现思路
本专利技术的目的，在于解决现有碳化硅半导体组件因为特征导通电阻低、输入电容小，降低其中的栅极在切换过程中容易因为产生栅极过电压而发生损坏的风险。本专利技术的另一目的，在于增强现有碳化硅半导体组件因特征导通电阻低、输入电容小，对于发生在栅极与源极间的静电放电的耐受能力较低的缺点。为了达到上述目的，本专利技术提供一种整合有箝制电压箝位电路的碳化硅半导体组件，藉此达到保护组件的目的，有效避免栅极与源极间的正向过电压及负向过电压可能造成的组件损坏情况发生。因此，在本专利技术一实施例的整合箝制电压箝位电路的碳化硅半导体组件中，包括一碳化硅基板，该碳化硅基板包括一第一表面以及与该第一表面相对设置的一第二表面；一金属氧化物半导体场效晶体管，包括一碳化硅n型漂移层、一栅极、一源极、以及一漏极，其中该碳化硅n型漂移层、该栅极与该源极靠近该第一表面设置、该漏极则邻设于该第二表面；以及一双向电压箝(bidirectionalvoltageclamp)，设置在该第一表面并包括一连接到该栅极的第一端子以及一连接到该源极的第二端子。于一实施例中，该金属氧化物半导体场效晶体管可为一n通道型金属氧化物半导体场效晶体管(MOSFET)，于该碳化硅n型漂移层间隔设置有多个p型井、至少一设置于该p型井的p型区域、至少一设置于该p型井的n型区域、一设置于该碳化硅n型漂移层上的栅极绝缘层(gateinsulator)以及一连接该栅极的栅极电极以及一通过一欧姆接触以连接至部分该n型区域及该p型区域的源极电极。于一实施例中，该双向电压箝包括至少一与该p型井间隔有一第一距离的p型浮接区，该p型浮接区上包括一第一n型区域以及一第二n型区域，该第一n型区域以及该第二n型区域藉由一间隔区域而彼此分开，且该第一端子经由该第一n型区域上的欧姆接触连接该栅极电极，且该第二端子经由该第二n型区域上的欧姆接触连接该源极电极。于一实施例中，该第一端子与该间隔区域之间可具有一第二距离，该第二端子与该间隔区域之间可具有一第三距离，且该第二距离大于该第三距离。于一实施例中，该p型浮接区可包括一逆行掺杂外形(retrogradedopingprofile)，该p型浮接区具有一底部以及一掺杂浓度低于该底部的顶部。于一实施例中，该金属氧化物半导体场效晶体管可为一平面金属氧化物半导体场效晶体管。于一实施例中，该金属氧化物半导体场效晶体管可为一沟槽金属氧化物半导体场效晶体管。于一实施例中，该双向电压箝可抑制(suppress)施加在该栅极与该源极之间的一正向过电压以及一负向过电压。于一实施例中，该正向过电压以及该负向过电压的绝对值可小于该金属氧化物半导体场效晶体管的正向及负向栅极对源极击穿电压的绝对值。于一实施例中，该正向过电压的一绝对值可大于该负向过电压的一绝对值。于一实施例中，该双向电压箝包括多个并联连接的p型浮接区。本专利技术藉由整合有金属氧化物半导体场效晶体管与双向电压箝的碳化硅半导体组件，有效避免栅极与源极间的正向过电压以及负向过电压可能造成的组件损坏情况发生，进而达到保护组件目的。附图说明图1为现有SiMOSFET的漏极电流(ID)-栅极电压(Vgs)转移特性示意图。图2为现有SiCMOSFET的的漏极电流(ID)-栅极电压(Vgs)转移特性示意图。图3为SiMOSFET及SiCMOSFET的建议操作电压和栅极氧化层的崩溃电压之间的余裕差异示意图。图4为本专利技术一实施例的整合箝制电压箝位电路的碳化硅半导体组件的俯视示意图。图5为图4的A-A剖面示意图。图6为图5的部分俯视示意图。<本文档来自技高网...

【技术保护点】
1.一种整合箝制电压箝位电路的碳化硅半导体组件，其特征在于包括：/n一碳化硅基板，该碳化硅基板包括一第一表面以及与该第一表面相对设置的一第二表面；/n一金属氧化物半导体场效晶体管，包括一碳化硅n型漂移层、一栅极、一源极以及一漏极，其中该碳化硅n型漂移层、该栅极与该源极靠近该第一表面设置，该漏极则设置于该第二表面；以及/n一双向电压箝，设置在该第一表面并包括一连接到该栅极的第一端子以及一连接到该源极的第二端子。/n

【技术特征摘要】
20181121 US 62/770,7141.一种整合箝制电压箝位电路的碳化硅半导体组件，其特征在于包括：
一碳化硅基板，该碳化硅基板包括一第一表面以及与该第一表面相对设置的一第二表面；
一金属氧化物半导体场效晶体管，包括一碳化硅n型漂移层、一栅极、一源极以及一漏极，其中该碳化硅n型漂移层、该栅极与该源极靠近该第一表面设置，该漏极则设置于该第二表面；以及
一双向电压箝，设置在该第一表面并包括一连接到该栅极的第一端子以及一连接到该源极的第二端子。


2.根据权利要求1所述的碳化硅半导体组件，其特征在于，该金属氧化物半导体场效晶体管为一n通道型金属氧化物半导体场效晶体管，于该碳化硅n型漂移层间隔设置有多个p型井、至少一设置于该p型井的p型区域、至少一设置于该p型井的n型区域、一设置于该碳化硅n型漂移层上的栅极绝缘层以及一连接该栅极的栅极电极。


3.根据权利要求2所述的碳化硅半导体组件，其特征在于，该双向电压箝包括至少一与该p型井间隔有一第一距离的p型浮接区，该p型浮接区上包括一第一n型区域以及一第二n型区域，该第一n型区域以及该第二n型区域藉由一间隔区域而彼此分开，且该第一端子经由该第一n型区域上的欧姆接触连接该栅极电极，且该第二端子经由该第二n型区域上的欧姆接触连接该源极。


4....

【专利技术属性】
技术研发人员：颜诚廷，洪建中，许甫任，朱国廷，
申请(专利权)人：瀚薪科技股份有限公司，
类型：发明
国别省市：中国台湾;71