基于EMIF和SRIO接口的片间高速通信系统技术方案

本发明专利技术公开了一种基于EMIF和SRIO接口的片间高速通信系统，包括FPGA端EMIF接口模块，用于对EMIF总线传输的指令进行读写控制；FPGA端SRIO接口模块，用于对SRIO接口进行协议配置及数据读写控制；GTX模块，用于实现片间批量数据高速串行传输；DSP端EMIF接口模块，用于对EMIF总线传输的指令进行读写控制；DSP端SRIO接口模块，用于对SRIO接口进行协议配置及数据读写控制；DDR3存储模块，用于缓存片间传输的批量数据；DSP内部CPU模块，用于处理片间中断信号及收发命令、数据；以及电源模块、时钟模块。本发明专利技术的系统实现了FPGA与DSP间的双向高速实时通信，既可通过EMIF总线传输命令控制字，又可通过SRIO接口进行批量数据传输，适用于以FPGA和DSP为核心的协同数字信号处理系统，灵活且适配性强。

High speed communication system between chips based on the interface of EMIF and sRIO

【技术实现步骤摘要】
基于EMIF和SRIO接口的片间高速通信系统
本专利技术属于高速通信领域，特别涉及一种基于EMIF和SRIO接口的片间高速通信系统。
技术介绍
目前，数字信号处理技术快速发展，数字信号处理系统已经广泛应用于军用、民用领域，数字信号处理器(DSP)和现场可编辑门阵列(FPGA)在数字信号处理系统中应用最为广泛。为了将FPGA并行高速处理能力和DSP对复杂算法的处理能力相结合，需要以DSP+FPGA为核心搭建数字信号处理平台，而实现片间高速实时通信至关重要，EMIF总线为并行数据总线，SRIO为高速串行接口，均是成熟的片间接口技术。中国专利CN109446126A公开了一种基于EMIF总线的DSP与FPGA高速通信系统及方法,支持对数据存储模块同时进行读写操作,也无须将通信数据一次全部写入数据存储模块,只需要较少数据存储资源,实现DSP与FPGA双向数据的高速和实时通信,可以满足大量数据并行处理的需求,适用于低成本低功耗数字信号处理系统。但当需要大批量数据传输速率达到Gb/s以上时，单纯的EMIF并行数据总线已经不能满足传输需求。
技术实现思路
本专利技术的目的在于提供一种适用于高速信号处理系统的片间通信，利于完成大批量快速数据的传输，且具有灵活性高、适配性强等特点的片间高速通信系统。实现本专利技术目的的技术解决方案为：一种基于EMIF和SRIO接口的片间高速通信系统，包括FPGA端EMIF接口模块、FPGA端SRIO接口模块、GTX模块、DSP端EMIF接口模块、DSP端SRIO接口模块、DDR3外部存储模块、DSP内部CPU模块、电源模块以及时钟模块；所述FPGA端EMIF接口模块，用于实现FPGA对EMIF总线传输的指令进行读写控制；所述FPGA端SRIO接口模块，用于实现FPGA对SRIO接口进行协议配置及数据读写控制；所述GTX模块，用于实现片间批量数据高速串行传输；所述DSP端EMIF接口模块，用于实现DSP对EMIF总线传输的指令进行读写控制；所述DSP端SRIO接口模块，用于实现DSP对SRIO接口进行协议配置及数据读写控制；所述DDR3存储模块，用于缓存片间传输的批量数据；所述DSP内部CPU模块，用于处理片间中断信号及收发命令、数据；所述电源模块，用于给系统供电；所述时钟模块，用于提供系统所需的各种时钟。本专利技术与现有技术相比，其显著优点为：1)结合了EMIF并行接口和SRIO串行接口，EMIF接口可用于片间命令控制字传输，SRIO接口可用片间高速数据传输，两者也可独立运行，方便灵活，系统适配性强；2)适用于高速信号处理系统的片间通信，利于完成大批量快速数据的传输。下面结合附图对本专利技术作进一步详细描述。附图说明图1为本专利技术基于EMIF和SRIO接口的片间高速通信系统的结构图。图2为本专利技术中电源模块结构图。图3为本专利技术中时钟模块结构图。具体实施方式结合图1，本专利技术提出了一种基于EMIF和SRIO接口的片间高速通信系统，包括FPGA端EMIF接口模块1、FPGA端SRIO接口模块2、GTX模块3、DSP端EMIF接口模块4、DSP端SRIO接口模块5、DDR3外部存储模块6、DSP内部CPU模块7、电源模块8以及时钟模块9；FPGA端EMIF逻辑控制模块1，用于实现FPGA对EMIF总线传输的指令进行读写控制；FPGA端SRIO接口模块2，用于实现FPGA对SRIO接口进行协议配置及数据读写控制；GTX模块3，用于实现片间批量数据高速串行传输；DSP端EMIF接口模块4，用于实现DSP对EMIF总线传输的指令进行读写控制；DSP端SRIO接口模块5，用于实现DSP对SRIO接口进行协议配置及数据读写控制；DDR3存储模块6，用于缓存片间传输的批量数据；DSP内部CPU模块7，用于处理片间中断信号及收发命令、数据；电源模块8，用于给系统供电；时钟模块9，用于提供系统所需的各种时钟。EMIF接口和SRIO接口相互独立，EMIF并行接口作为命令控制字的传输通道，SRIO高速串行接口作为批量数据传输通道。进一步地，在其中一个实施例中，FPGA采用XC7K410T型号的FPGA芯片。进一步地，在其中一个实施例中，DSP芯片采用TMS320C6678型号的DSP芯片。进一步地，在其中一个实施例中，FPGA端EMIF接口模块配置方式为：FPGA端设置若干位宽16、深度1的读写FIFO存储空间，每个FIFO空间对应DSP的一个地址空间，同时设置中断控制信号供DSP判断从FPGA读取数据的时机。进一步地，在其中一个实施例中，FPGA端SRIO接口模块配置方式为：FPGA采用SerialRapidIOIP核对SRIO接口模块进行配置，采用RapidIO包封装形式，模块对外接口分为用户接口和物理接口，模块外配有中断控制信号。进一步地，在其中一个实施例中，GTX模块对应FPGA芯片内部的GTX收发器，是SRIOIP核物理层硬件基础。进一步地，在其中一个实施例中，DSP端EMIF接口模块的可编程参数配置方式如下：1)Setup建立时间，指在存储周期开始与读或写选通脉冲有效之间的时间，最小值是1。2)Srtobe数据稳定时间，指在读或写有效和失效之间的时间，最小值是1。3)Hold保持时间，指从禁用读或写选通脉冲到周期结束之间的时间,最小值为1。4)Turnaround片选切换时间。5)Datawidth异步设备的数据总线的宽度(8/16位)。6)Setup、strobe、hold参数根据EMIF16的时钟周期计算。FPGA以100M频率读写,R_setup+r_srtobe+r_Hold＝10ns＝FPGA的读写周期，同样的，w_setup，w_strobe和w_hold也满足上式。选择总线宽度为16bit。在.cmd文件中完成EMIF空间的地址映射，在主程序中定义一个数组，将其地址映射到上面的存储空间中，然后对该数组操作即可。进一步地，在其中一个实施例中，DSP端SRIO接口模块的可编程参数配置方式如下：FPGA给DSPSRIOCLK引脚的参考时钟是156.25MHz，配置链接速率为3.125Gbps，通过SRIO_SERDES_CFGPLL寄存器倍频实现。链接速率是参考时钟的20倍时应进行10倍频，采样时一个PLL时钟采两个数据，对应寄存器的8-1位为00101000b,0位显然要置1使PLL使能，最后SRIO_SERDES_CFGPLL寄存器的值为0x251，可以通过芯片支持库(CSL)进行配置，同样的方法可以配置SRIO_SERDES_CFGTX和SRIO_SERDES_CFGTX寄存器。选择4X工作模式，只需要一个端口，在程序中将port0使能，port1-3禁用。实施本文档来自技高网...

【技术保护点】
1.一种基于EMIF和SRIO接口的片间高速通信系统，其特征在于，包括FPGA端EMIF接口模块(1)、FPGA端SRIO接口模块(2)、GTX模块(3)、DSP端EMIF接口模块(4)、DSP端SRIO接口模块(5)、DDR3外部存储模块(6)、DSP内部CPU模块(7)、电源模块(8)以及时钟模块(9)；/n所述FPGA端EMIF接口模块(1)，用于实现FPGA对EMIF总线传输的指令进行读写控制；/n所述FPGA端SRIO接口模块(2)，用于实现FPGA对SRIO接口进行协议配置及数据读写控制；/n所述GTX模块(3)，用于实现片间批量数据高速串行传输；/n所述DSP端EMIF接口模块(4)，用于实现DSP对EMIF总线传输的指令进行读写控制；/n所述DSP端SRIO接口模块(5)，用于实现DSP对SRIO接口进行协议配置及数据读写控制；/n所述DDR3存储模块(6)，用于缓存片间传输的批量数据；/n所述DSP内部CPU模块(7)，用于处理片间中断信号及收发命令、数据；/n所述电源模块(8)，用于给系统供电；/n所述时钟模块(9)，用于提供系统所需的各种时钟。/n

【技术特征摘要】
1.一种基于EMIF和SRIO接口的片间高速通信系统，其特征在于，包括FPGA端EMIF接口模块(1)、FPGA端SRIO接口模块(2)、GTX模块(3)、DSP端EMIF接口模块(4)、DSP端SRIO接口模块(5)、DDR3外部存储模块(6)、DSP内部CPU模块(7)、电源模块(8)以及时钟模块(9)；
所述FPGA端EMIF接口模块(1)，用于实现FPGA对EMIF总线传输的指令进行读写控制；
所述FPGA端SRIO接口模块(2)，用于实现FPGA对SRIO接口进行协议配置及数据读写控制；
所述GTX模块(3)，用于实现片间批量数据高速串行传输；
所述DSP端EMIF接口模块(4)，用于实现DSP对EMIF总线传输的指令进行读写控制；
所述DSP端SRIO接口模块(5)，用于实现DSP对SRIO接口进行协议配置及数据读写控制；
所述DDR3存储模块(6)，用于缓存片间传输的批量数据；
所述DSP内部CPU模块(7)，用于处理片间中断信号及收发命令、数据；
所述电源模块(8)，用于给系统供电；
所述时钟模块(9)，用于提供系统所需的各种时钟。


2.根据权利要求1所述的基于EMIF和SRIO接口的片间高速通信系统，其特征在于，所述FPGA采用XC7K410T型号的FPGA芯片。


3.根据权利要求1所述的基于EMIF和SRIO接口的片间高速通信系统，其特征在于，所述DSP芯片采用TMS320C6678型号的DSP芯片。


4.根据权利要求1所述的基于EMIF和SRIO接口的片间高速通信系统，其特征在于，所述GTX模块具体采用GTX收发器。


5.根据权利要求1所述的基于EMIF和...

【专利技术属性】
技术研发人员：宋祥伟，曹宗青，杨建超，戴峥，陆星宇，顾红，苏卫民，
申请(专利权)人：南京理工大学，
类型：发明
国别省市：江苏;32