锁相环采样器和复位器制造技术

公开了用于参考信号和锁相环（PLL）的输出信号的同步的系统、方法和电路的装置。该方法包括由连接到PLL的时钟检测电路连续地生成指示PLL的参考信号是存在还是丢失的时钟检测信号。该方法还包括当参考信号存在时，由连接到PLL的环路采样器电路从PLL的环路滤波器连续地采样和存储电压。另外，该方法包括当时钟检测信号指示参考信号丢失时，将PLL的电荷泵配置成高阻抗状态，由此禁用电荷泵。此外，该方法包括当参考信号丢失时，将电压供应给PLL以维持PLL的输出信号的频率。

PLL samplers and resetters

【技术实现步骤摘要】
【国外来华专利技术】锁相环采样器和复位器相关申请的交叉引用本申请要求于2017年10月12日提交的美国临时专利申请号62/571,736的权益和优先权，其通过引用以其整体特此并入。
根据一个或多个实施例，本公开总体上涉及锁相环（PLL），并且更特别地例如，涉及用于生成稳定时钟信号的系统和方法。
技术介绍
锁相环（PLL）被用于各种各样的电子设备中。在操作中，PLL生成与参考时钟在相位方面锁定（即同步）的输出时钟信号。如果PLL丢失参考时钟，则跟踪参考时钟的PLL的输出时钟信号可能会减小到零（0）赫兹（Hz）或另一个低频。对于许多应用而言，所希望的是，即使在参考时钟信号的丢失期间，PLL也产生稳定的输出时钟信号。因此，仍旧需要改进在参考时钟信号的意外丢失期间的PLL输出时钟信号的稳定性。
技术实现思路
本公开提供了用于改进参考时钟信号的中断或丢失期间的PLL输出时钟信号的稳定性的方法和系统。在一个或多个实施例中，一种方法包括由连接到PLL的时钟检测电路连续地生成指示输入到PLL的参考时钟信号是存在还是丢失的时钟检测信号。该方法还包括在参考时钟信号存在时，由连接到PLL的环路采样器电路从PLL的环路滤波器连续地采样并存储控制电压。当参考时钟信号丢失时，该方法包括将存储的控制电压供应给PLL以稳定PLL的输出信号。在一个或多个实施例中，PLL包括电荷泵并且该方法包括当时钟检测信号指示参考信号丢失时，诸如通过将电荷泵配置成高阻抗状态来禁用电荷泵。在一个或多个实施例中，当参考信号存在时，电压从环路滤波器的电容器被采样并存储到环路采样器电路的第一电容器上；以及当时钟检测信号指示参考信号丢失时，电压被供应给环路滤波器。在一个或多个实施例中，当参考信号存在时，电压从环路滤波器的输出被采样并存储到环路采样器电路的第二电容器上；以及当参考信号丢失时，电压被供应给PLL的压控振荡器（VCO）的输入。在一个或多个实施例中，当参考信号存在时，第二电压从环路滤波器的电容器被采样并存储到环路采样器电路的第一电容器上；以及当时钟检测信号指示参考信号丢失时，第二电压被供应给环路滤波器。在一个或多个实施例中，该方法还包括由环路采样器电路的脉冲发生器电路接收参考信号，并生成指示用于电压的采样的采样时段的脉冲。在至少一个实施例中，脉冲发生器电路采样参考信号的下降沿，并且PLL的相位-频率检测器将参考信号与PLL的反馈信号的上升沿的相位对准。脉冲接连地断开和闭合环路采样器电路的开关以采样电压，该电压存储在环路采样器电路的电容器上。在至少一个实施例中，该方法还包括由时钟检测电路连续地检测参考信号；以及在检测不到参考信号的预定时间量之后，由时钟检测电路生成指示参考信号丢失的时钟检测信号。在一个或多个实施例中，电压经由环路采样器电路的电压缓冲器供应给PLL。在一个或多个实施例中，一种系统包括锁相环（PLL）、时钟检测电路和环路采样器电路，所述锁相环（PLL）可操作以同步参考信号和输出信号。时钟检测电路连接到PLL并且可操作以生成指示PLL的参考信号是存在还是丢失的时钟检测信号。环路采样器电路连接到PLL和时钟检测电路，并且可操作以在参考信号存在时从PLL的环路滤波器采样并存储电压。在一个或多个实施例中，当参考信号丢失时，PLL的电荷泵被禁用，并且存储的电压被供应给PLL以维持稳定的PLL输出信号。本公开的范围由权利要求限定，所述权利要求通过引用并入到本部分中。通过考虑对一个或多个实施例的以下详细描述，将向本领域技术人员给予对本公开的较完整理解以及其附加优点的实现。将对将首先被简要描述的附图的附页进行参考。附图说明参考以下附图和跟随的详细描述，可以较好地理解本公开的各方面及其优点。应当领会的是，相同的参考标号用于标识一个或多个附图中所图示的相同元件，其中附图中的示出是为了图示本公开的实施例的目的，而不是为了限制本公开的实施例的目的。附图中的部件不一定是按比例的，而是将重点放在清楚地图示本公开的原理上。图1是图示根据本公开的一个或多个实施例的第一示例性PLL和时钟复位器电路的图。图2是图示根据本公开的一个或多个实施例的第二示例性PLL和时钟复位器电路的图。图3是图示根据本公开的一个或多个实施例的示例性脉冲发生器电路的图。图4是图示根据本公开的一个或多个实施例的图1的PLL和时钟复位器电路的示例性操作的流程图。图5是图示根据本公开的一个或多个实施例的图2的PLL和时钟复位器电路的示例性操作的流程图。图6是图示根据本公开的一个或多个实施例的在各种PLL和时钟复位器电路的操作期间的示例性测量的控制电压的曲线图。图7是图示根据本公开的一个或多个实施例的由各种PLL和时钟复位器电路对参考时钟信号的丢失的示例性响应的曲线图。图8是图示根据本公开的一个或多个实施例的音频处理设备中的PLL和时钟复位器电路的示例性实施方式的图。具体实施方式本文中公开了用于改进在参考时钟输入的意外丢失期间的锁相环（PLL）电路的稳定性的系统和方法。在各种实施例中，本公开的系统和方法允许PLL适度地响应于参考时钟的意外丢失发生以维持稳定的输出。PLL被用于多种系统（例如，超大规模集成（VLSI）芯片）中以生成一个或多个高频主时钟信号。在各种实施例中，PLL接收参考时钟信号并生成一个或多个输出信号，诸如较高频的输出时钟信号。输入到PLL的参考时钟信号可能会在没有警告的情况下停止以及由外部时钟源重新启动，这可能不利地影响一个或多个系统部件的操作。当输入到PLL的参考时钟信号丢失时，跟踪参考时钟信号的PLL的输出时钟信号也将丢失，这是因为输出朝着零（0）赫兹（Hz）或另一个低频减小。本文中公开的系统和方法允许PLL在参考时钟信号的丢失期间适度地响应并维持稳定的输出信号。根据本公开的各种实施例，PLL和时钟复位器电路包括PLL、时钟检测电路和环路采样器电路。在PLL的操作期间，环路采样器电路采样并存储PLL的控制电压。当参考时钟丢失时，本公开的电路利用存储的控制电压来维持相对稳定的输出频率，直到参考时钟信号复原为止。图1是图示根据本公开的一个或多个实施例的第一示例性PLL和时钟复位器电路100的图。在所图示的实施例中，PLL和时钟复位器电路100包括PLL102、时钟检测电路110和环路采样器电路180。PLL102包括相位检测器130、电荷泵140、环路滤波器150（例如，环路滤波器电路）、压控振荡器（VCO）160和分频器164。相位检测器130耦合到参考时钟104，该参考时钟104提供输入到相位检测器130的参考信号106。相位检测器130还被布置成接收反馈信号166。在一个或多个实施例中，VCO160生成输出信号162，其被输入到分频器164以生成反馈信号166。在一个实施例中，分频器164是一比N分频计数器，其将输出信号162的频率除以数N以产生反馈信号166。例如，如果输出信号162具有160兆赫兹（MHz）的频率并且一比N分频计数器具本文档来自技高网...

【技术保护点】
1.一种方法，包括：/n将锁相环（PLL）电路的输出信号与参考信号同步；/n检测所述参考信号的状态以及生成对应的时钟检测信号；/n当所述参考信号存在时，采样并存储所述PLL的控制电压；以及/n当所述时钟检测信号指示所述参考信号丢失时，将存储的控制电压供应给所述PLL以稳定所述输出信号。/n

【技术特征摘要】
【国外来华专利技术】20171012 US 62/5717361.一种方法，包括：
将锁相环（PLL）电路的输出信号与参考信号同步；
检测所述参考信号的状态以及生成对应的时钟检测信号；
当所述参考信号存在时，采样并存储所述PLL的控制电压；以及
当所述时钟检测信号指示所述参考信号丢失时，将存储的控制电压供应给所述PLL以稳定所述输出信号。


2.根据权利要求1所述的方法，其中所述PLL电路包括环路滤波器电路，所述环路滤波器电路包括环路滤波器电容器；
其中采样并存储所述PLL的所述控制电压还包括从所述环路滤波器电容器采样所述控制电压并将采样的控制电压存储在环路采样器电路的第一电容器上；以及
其中将所述存储的控制电压供应给所述PLL还包括将所述环路滤波器电容器耦合到所述环路采样器电路的所述第一电容器。


3.根据权利要求1所述的方法，其中所述PLL电路包括压控振荡器（VCO）和环路滤波器电路，所述环路滤波器电路可操作以将所述控制电压供应给所述VCO的输入；
其中采样并存储所述PLL的所述控制电压还包括从所述环路滤波器的输出采样所述控制电压以及将采样的控制电压存储在环路采样器电路的第二电容器上；以及
其中将所述控制电压供应给所述PLL还包括将所述环路采样器电路的所述第二电容器耦合到所述VCO的所述输入。


4.根据权利要求3所述的方法，其中所述环路滤波器电路包括环路滤波器电容器，并且其中采样并存储所述PLL的所述控制电压还包括从所述环路滤波器电容器采样环路滤波器电容器电压以及将采样的环路滤波器电容器电压存储在所述环路采样器电路的第一电容器上；以及
其中将所述控制电压供应给所述PLL还包括将所述环路滤波器电容器耦合到所述环路采样器电路的所述第一电容器。


5.根据权利要求4所述的方法，其中将所述PLL电路的所述输出信号与所述参考信号同步还包括将所述参考信号和所述输出信号的上升沿对准，并且其中当所述参考信号存在时采样并存储所述PLL的所述控制电压还包括在脉冲发生器电路处接收所述参考信号并生成与所述参考信号的下降沿对准的采样脉冲。


6.根据权利要求5所述的方法，其中所述环路采样电路还包括被耦合以接收所述采样脉冲的采样开关，所述方法还包括接连地断开和闭合所述采样开关以从所述PLL采样所述控制电压，其中当所述采样开关闭合时所述控制电压被采样。


7.根据权利要求1所述的方法，其中检测所述参考信号的状态以及生成对应的时钟检测信号还包括：
接收所述参考信号作为到时钟检测电路的输入，所述时钟检测电路可操作以输出指示所述参考信号的存在的所述时钟检测信号；以及
在到所述时钟检测电路的所述输入处检测到不存在所述参考信号达预定时间间隔以及输出指示所述参考信号丢失的所述对应的时钟检测信号。


8.根据权利要求7所述的方法，其中当所述时钟检测信号指示所述参考信号丢失时将所述存储的控制电压供应给所述PLL以稳定所述输出信号还包括：
利用所述时钟检测信号控制环路采样器电路的开关，其中当所述对应的时钟检测信号存在时断开所述开关，并且其中当所述对...

【专利技术属性】
技术研发人员：BW弗伦德，
申请(专利权)人：辛纳普蒂克斯公司，
类型：发明
国别省市：美国;US