一种基于FinFET工艺SRAM抗辐照单元制造技术

本发明专利技术是一种基于FinFET工艺SRAM抗辐照单元，包括基于FinFET工艺构成的DICE抗辐照单元，所述DICE抗辐照单元包括读字线RWL和写字线WL，所述读字线RWL和写字线WL连接至相应电平，以控制PMOS传输管开关，分开读写操作。本发明专利技术的抗辐照单元能提高抗辐照效果，并能提高读稳定性，消除由于小尺寸上拉管工艺偏差造成的写失败问题。

【技术实现步骤摘要】
一种基于FinFET工艺SRAM抗辐照单元
本专利技术涉及存储器
，具体涉及一种基于FinFET工艺SRAM抗辐照单元。
技术介绍
高能粒子轰击半导体器件，在入射过程中与器件材料发生相互作用，通过直接电离、间接电离等方式生成大量的电子空穴对。随着电荷的收集，当这些电荷量大于电路发生翻转需要“临界电荷”的量时，电路会产生单粒子翻转效应。单粒子翻转效应是由于锁存器或者存储单元的状态发生改变而引起的“软”错误，主要是瞬态电流过大引起逻辑电平翻转，并且错误的逻辑状态被锁存起来。现有通用型的静态存储单元(StaticRandomAccessMemoryCell)为图1中6T结构,以下简称:6TSRAMCell。设Q节点存储“1”，QB节点存储“0”，此时晶体管P1、N0都为截止状态，这两个晶体管的漏极均为发生单粒子效应的敏感节点。高能粒子轰击灵敏区域中的任意位置，都有可能导致单粒子翻转。无论是保持或读、写状态的SRAM存储单元，敏感区域中的内建电场一直存在，所以晶体管在电子空穴对生成时就在进行电荷的收集过程。以粒子轰击敏感节点Q点为例来说明，当高能粒子轰击灵敏节点Q点后，电荷被收集形成N0管漏极的瞬时电流脉冲，N0管被导通。Q点电压随收集电荷数量的增加而降低，当Q点电压低到一定值时，晶体管P0被截止并导致Q处的逻辑状态发生变化，以达到稳定的状态。这一过程中，Q和QB存储节点的电压主要受两方面影响：晶体管N1栅极被持续充电，使N1保持在导通状态，QB点被放电，使SRAM单元恢复正确逻辑状态。但另一方面，由于晶体管N0漏极脉冲电流的产生，Q点电位降低导致P1、N1两个晶体管状态改变，P0被逐渐关断而P1导通，并对存储节点QB充电。QB点电压增大并反馈到左侧反相器P0、N0的栅极，导致P0截止而N0导通，最终将存储节点Q点的电压保持在低电位，SRAM单元存储的逻辑状态由“1”翻转为“0”。可见，6TSRAMCell抗单粒子效应是失效的。在传统的平面结构晶体管工艺中，PMOS的驱动能力(Idsatp)和NMOS的驱动能力(Idsatn)比值为2.5-2左右。为了达到相同的驱动能力，必须以牺牲SRAMCell面积为代价。同时，SRAMCell读写过程中也会有一些错误模型。读操作错误机制之一，存储单元读电流太小，导致读数据速度太慢，甚至根本读不出来。写操作错误机制之一，就是因为写裕量过小，导致在一定时间内写不进去，具体表现就是写入前后状态一样。随着将来工作频率越来越高，对于写操作的挑战越来越大，因为时钟周期很短，在很短的时间内要把数据顺利写入困难比较大。单粒子翻转SEU（SingleEventUpset）的加固方法很多，如工艺加固、系统级加固和电路级加固等使电路获得较好的抗SEU能力。工艺加固，即采用特殊的工艺来抑制单粒子翻转，如SOI技术和外延工艺等。系统级加固技术，通过逻辑判决对已经发生错误的信息进行纠错和检错，如EDAC纠错编码技术。电路级加固则采用增加冗余的方法进行加固，如DICE技术和三模冗余技术等。DICE技术，其基本思想是在存储单元中增加冗余的存储状态，利用状态恢复反馈电路来恢复翻转的数据，抗SEU能力较强，应用广泛。但是，传统的DICE单元结构还存在以下缺点：1）读写状态抗辐照效果易失效；2）读操作时间不固定，且变长；3）写操作的能力差；4）存储单元的版图设计非常难做，面积权衡非常困难。
技术实现思路
本专利技术的目的在于克服现有技术存在的问题，提供一种基于FinFET工艺SRAM抗辐照单元，不仅可以抗单粒子翻转，同时还能提高存储单元的读数据稳定性和写数据能力。为实现上述技术目的，达到上述技术效果，本专利技术通过以下技术方案实现：一种基于FinFET工艺SRAM抗辐照单元，包括基于FinFET工艺构成的DICE抗辐照单元，所述DICE抗辐照单元包括读字线RWL和写字线WL，所述读字线RWL和写字线WL连接至相应电平，以控制PMOS传输管开关，分开读写操作。进一步的，所述DICE抗辐照单元还包括第一PMOS管P0至第八PMOS管P7、以及第一NMOS管N0至第六NMOS管N5；其中，第五PMOS管P4至第八PMOS管P7的栅极连接写字线WL；第五PMOS管P4的漏极分别连接第一PMOS管P0和第一NMOS管N0的漏极、以及第二PMOS管P1和第四NMOS管N3的栅极，第六PMOS管P5的漏极分别连接第二PMOS管P1和第二NMOS管N1的漏极、以及第三PMOS管P2和第一NMOS管N0的栅极，第七PMOS管P6的漏极分别连接第三PMOS管P2和第三NMOS管N2的漏极、以及第四PMOS管P3和第二NMOS管N1的栅极，第八PMOS管P7的漏极分别连接第四PMOS管P3和第四NMOS管N3的漏极、以及第一PMOS管P0、第三NMOS管N2和第五NMOS管N4的栅极；第五NMOS管N4的漏极连接第六NMOS管N6的漏极，第六NMOS管N5的栅极连接读字线RWL。进一步的，所述第一NMOS管N0至第四NMOS管N3、以及第六NMOS管N5的源极接地，第五NMOS管N4的源极连接读位线RBL。进一步的，所述第一PMOS管P0至第四PMOS管P3的源极共同连接至电源电压端。进一步的，所述第五PMOS管P4和第七PMOS管P6的源极共同连接第一位线BL，所述第六PMOS管P5和第八PMOS管P7的源极共同连接第二位线BLB。本专利技术的有益效果是:（1）本专利技术的抗辐照单元能提高抗辐照效果；（2）本专利技术的抗辐照单元能提高读稳定性；（3）本专利技术的抗辐照单元能消除由于小尺寸上拉管工艺偏差造成的写失败问题。附图说明图1为通用型的6T静态存储单元；图2为本专利技术的DICE抗辐照单元电路图；图3为本专利技术的DICE抗辐照单元写操作图示。具体实施方式下面将参考附图并结合实施例，来详细说明本专利技术。一种基于FinFET工艺SRAM抗辐照单元，包括基于FinFET工艺构成的DICE抗辐照单元，所述DICE抗辐照单元包括读字线RWL和写字线WL，所述读字线RWL和写字线WL连接至相应电平，以控制PMOS传输管开关，分开读写操作。如图2所示，所述DICE抗辐照单元还包括第一PMOS管P0至第八PMOS管P7、以及第一NMOS管N0至第六NMOS管N5；其中，第五PMOS管P4至第八PMOS管P7的栅极连接写字线WL，用于进行写操作；第五PMOS管P4的漏极分别连接第一PMOS管P0和第一NMOS管N0的漏极、以及第二PMOS管P1和第四NMOS管N3的栅极，第六PMOS管P5的漏极分别连接第二PMOS管P1和第二NMOS管N1的漏极、以及第三PMOS管P2和第一NMOS管N0的栅极，第七PMOS管P6的漏极分别连接第三PMOS管P2和第三NMOS管N2的漏极、以及第四PMOS管P3和第二NMOS管N1的栅极，第八PMOS管P7的漏极分别连接第四PMO本文档来自技高网...

【技术保护点】
1.一种基于FinFET工艺SRAM抗辐照单元，包括基于FinFET工艺构成的DICE抗辐照单元，其特征在于，所述DICE抗辐照单元包括读字线RWL和写字线WL，所述读字线RWL和写字线WL连接至相应电平，以控制PMOS传输管开关，分开读写操作。/n

【技术特征摘要】
1.一种基于FinFET工艺SRAM抗辐照单元，包括基于FinFET工艺构成的DICE抗辐照单元，其特征在于，所述DICE抗辐照单元包括读字线RWL和写字线WL，所述读字线RWL和写字线WL连接至相应电平，以控制PMOS传输管开关，分开读写操作。


2.根据权利要求1所述的基于FinFET工艺SRAM抗辐照单元，其特征在于，所述DICE抗辐照单元还包括第一PMOS管P0至第八PMOS管P7、以及第一NMOS管N0至第六NMOS管N5；其中，
第五PMOS管P4至第八PMOS管P7的栅极连接写字线WL；
第五PMOS管P4的漏极分别连接第一PMOS管P0和第一NMOS管N0的漏极、以及第二PMOS管P1和第四NMOS管N3的栅极，第六PMOS管P5的漏极分别连接第二PMOS管P1和第二NMOS管N1的漏极、以及第三PMOS管P2和第一NMOS管N0的栅极，第七PMOS管P6的漏极分别连接第三PMOS管P2和第三NMOS管N2的漏极、以及第四PMOS管P3和第二NM...

【专利技术属性】
技术研发人员：张曼，张立军，张一平，马亚奇，
申请(专利权)人：苏州大学，
类型：发明
国别省市：江苏;32