半导体结构的形成方法技术

一种半导体结构的形成方法，并提供一种磁穿隧接面(magnetic tunnel junction,MTJ)存储单元的形成方法，其用于磁阻式随机存取存储器(magneto‑resistive random access memory,MRAM)阵列之中。进行预清洗工艺以移除金属氧化层，其可形成于磁穿隧接面存储单元的底电极的顶表面上。在预清洗工艺期间，沉积磁穿隧接面层之前，底电极可曝露于空气中。预清洗工艺可包括远程等离子体工艺，其中金属氧化物与远程等离子体中所产生的氢自由基反应。

The formation of semiconductor structure

【技术实现步骤摘要】
半导体结构的形成方法
本专利技术实施例涉及一种半导体结构的形成方法，特别涉及一种磁阻式随机存取存储器的形成方法。
技术介绍
半导体产业在集成电路中，以半导体技术的创新而持续增加电子元件(例如：晶体管、二极管、电阻、电容等)的密度。这些创新如：逐渐减少最小部件尺寸；三维晶体管结构(如鳍状场效晶体管(finfield-effecttransistor,FinFET))；增加内连线层的数量；以及堆叠于半导体基板之上的内连线层中的非半导体存储器，例如铁电随机存取存储器(ferroelectricrandomaccessmemory,FRAM)与磁阻式随机存取存储器(magneto-resistiveRAM,MRAM)。磁阻式随机存取存储器的基础存储元件为磁穿隧接面(magnetictunneljunction,MTJ)。高元件密度使系统单芯片(system-on-chip,SOC)得以实现，其中多功能性区块整合于常称为芯片的单一集成电路上，这些多功能性区块如中央处理单元(centralprocessingunit,CPU)、快取存储器(cachememory)、模拟射频功能(analog/RFfunctions)以及非易失性存储器(例如快闪存储器(flash)、铁磁随机存取存储器、磁阻式随机存取存储器)。于芯片上整合如此多的功能通常存在着许多新的难题，像是形成并整合多种电子元件与晶体管结构。
技术实现思路
本专利技术实施例提供一种半导体结构的形成方法，包括：形成底电极层，其中介电层覆盖底电极层；进行处理，以还原底电极层上的介电层；在进行处理之后，于底电极层之上形成磁穿隧接面层；于磁穿隧接面层之上形成顶电极层；以及图案化顶电极层、磁穿隧接面层与底电极层，以形成磁随机存取存储(magneticrandomaccessmemory,MRAM)单元。本专利技术实施例提供一种半导体结构的形成方法，包括：于介电堆叠中形成底电极导孔，介电堆叠包括第一介电层，其位于第二介电层之上；于底电极导孔与介电堆叠之上形成底电极层；还原底电极层表面上的介电层，其中还原介电层的步骤产生了气态副产物；在还原介电层之后，于底电极层之上形成磁穿隧接面层；于磁穿隧接面层之上形成顶电极层；以及在形成顶电极层之后，图案化顶电极层、磁穿隧面层与底电极层，以形成磁随机存取存储单元。本专利技术实施例提供一种半导体结构的形成方法，包括：于介电堆叠中形成底电极导孔，介电堆叠包括第一介电层，其位于第二介电层之上；于底电极导孔与介电堆叠之上形成底电极层，底电极层包括复数个导电层；还原底电极层之上的氧化层，其中还原氧化层的步骤露出了导电表面；在还原氧化层之后，于底电极层之上形成磁穿隧接面层，其中磁穿隧接面层包括穿隧阻障层，其介于钉扎层与自由层之间；于磁穿隧接面层之上形成顶电极层；以及在形成顶电极层之后，图案化顶电极层、磁穿隧接面层与底电极层，以形成磁随机存取存储单元，其中图案化的步骤包括凹蚀介电堆叠。附图说明以下将配合附图详述本专利技术实施例。应注意的是，依据在业界的标准做法，各种特征并未按照比例绘制且仅用以说明例示。事实上，可任意地放大或缩小元件的尺寸，以清楚地表现出本专利技术实施例的特征。图1是根据本专利技术的一些实施例，示出集成电路的半导体基板与多层内连线结构的剖面图。图2至11是根据本专利技术的一些实施例，示出在各中间阶段的工艺磁阻式随机存取存储器使用磁穿隧接面存储元件的剖面图。附图标记说明：34～介电间隔物36～保护介电盖层38～磁阻式随机存取存储器填充层50～基板54～源极/漏极区58～鳍片60～鳍状场效晶体管62～浅沟槽隔离区64、66～栅极结构层68～栅极结构72～间隔物74～接触件76～第一层间介电质100A～第一内连线层100B～第二内连线层100N～第N内连线层100N+1～第N+1内连线层104A、104N、104N+1～导孔108A、108N、108N+1～导线110A～第一金属间介电层IMD1110B～第二金属间介电层IMD2110N～第N金属间介电层IMDN110N+1～第N+1金属间介电层IMDN+1200～介电堆叠202～第一介电层203～孔隙204～第二介电层205～底电极导孔206～第三介电层208～抗反射涂层209、239～图案化光阻层210～底电极层212、232～第一导电层214、234～第二导电层215～原生氧化薄膜220～磁穿隧接面层222～钉扎层224～穿隧阻障层226～自由层230～顶电极层236～第三导电层238～硬遮罩层240～磁阻式随机存取存储单元具体实施方式以下公开提供了许多的实施例或范例，用于实施所提供的标的物的不同元件。各元件和其配置的具体范例描述如下，以简化本专利技术实施例的说明。当然，这些仅仅是范例，并非用以限定本专利技术实施例。举例而言，叙述中若提及第一元件形成在第二元件之上，可能包含第一和第二元件直接接触的实施例，也可能包含额外的元件形成在第一和第二元件之间，使得它们不直接接触的实施例。此外，本专利技术实施例可能在各种范例中重复参考数值以及/或字母。如此重复是为了简明和清楚的目的，而非用以表示所讨论的不同实施例及/或配置之间的关系。再者，其中可能用到与空间相对用词，例如“在……之下”、“下方”、“较低的”、“上方”、“较高的”等类似用词，是为了便于描述附图中一个(些)部件或特征与另一个(些)部件或特征之间的关系。空间相对用词用以包括使用中或操作中的装置的不同方位，以及附图中所描述的方位。当装置被转向不同方位时(旋转90度或其他方位)，其中所使用的空间相对形容词也将依转向后的方位来解释。本专利技术实施例在磁阻式随机存取存储器阵列的背景下，描述了磁穿隧接面存储单元(cell)形成方法的实施例。例如，磁穿隧接面存储单元可形成于多层内连线系统之中，多层内连线系统包括导线、接触件(contact)与导孔(via)的导电内连线结构，其在集成电路中用以连接电子元件。根据一些实施例，导电内连线结构可形成于沉积于半导体基板之上的介电层中，而于半导体基板中可形成许多电子元件如鳍状场效晶体管、金属氧化物半导体(metal-oxide-semiconductor,MOS)电容、扩散电阻(diffusionresistor)等。这些电子元件可作为集成电路的组成元件，根据使用多层内连线系统的集成电路设计，其可连接外部电源与电信号至电子元件的电极并内连接电子元件。在一些实施例中，于半导体基板之上可形成额外的电子元件。形成于半导体基板之上的电子元件范例包括金属-绝缘体-金属(metal-insulator-metal,MIM)电容、薄膜电阻、金属电感器、微机电系本文档来自技高网...

【技术保护点】
1.一种半导体结构的形成方法，包括：/n形成一底电极层，其中一介电层覆盖该底电极层；/n进行一处理，以还原该底电极层上的该介电层；/n在进行该处理之后，于该底电极层之上形成一磁穿隧接面层；/n于该磁穿隧接面层之上形成一顶电极层；以及/n图案化该顶电极层、该磁穿隧接面层与该底电极层，以形成一磁随机存取存储单元。/n

【技术特征摘要】
20181031 US 16/177,0301.一种半导体结构的形成方法，包括：
形成一底电极层，其中一介电层覆盖该底电极层；
进行一处理，以还原该底电...

【专利技术属性】
技术研发人员：吴荣堂，吴孟谕，吴思桦，李锦思，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71