一种RHPD-12T抗辐照SRAM存储单元电路制造技术

本发明专利技术公开了一种RHPD‑12T抗辐照SRAM存储单元电路，包括十个NMOS晶体管和两个PMOS晶体管，内围节点由PMOS晶体管P1和P2交叉耦合，NMOS晶体管N3和N4作为下拉管；外围节点由NMOS晶体管N5和N6交叉耦合，NMOS晶体管N1与N2作为上拉管；外围存储节点S0和S1通过控制NMOS晶体管N3和N4对内围存储节点Q和QB进行加固；内外围的四个存储节点Q、QB、S0、S1通过四个NMOS晶体管N7～N10连接到两条位线BL和BLN，四个NMOS晶体管N7～N10的开启由字线WL控制。该电路能够在牺牲较小单元面积的情况下大幅度提高存储单元的速度，降低存储单元的功耗。

A rhpd-12t radiation resistant SRAM memory cell circuit

【技术实现步骤摘要】
一种RHPD-12T抗辐照SRAM存储单元电路
本专利技术涉及集成电路设计
，尤其涉及一种极性辐射加固设计(RadiationHardendbyPolarDesigh，RHPD)-12T抗辐照SRAM存储单元电路。
技术介绍
随着集成电路技术不断演进，器件特征尺寸不断缩小，单粒子效应(SingleEventEffect，缩写为SEE)对空间环境中电子芯片的运行构成了较大的威胁，这使得集成电路抗辐照加固技术的发展需求越来越迫切。单粒子翻转(SingleEventUpset，缩写为SEU)是SEE的一种形式，它属于软错误，非破坏性的，当空间中重离子入射到半导体材料上时，会在器件材料中淀积大量的电子空穴对，这些过量电荷将被器件的电极收集，导致存储器单元的数据发生错误进而使得电路节点的逻辑状态发生异常改变，从而导致集成电路系统发生软错误。静态随机存取存储器(StaticRandomAccessMemory，缩写为SRAM)由于每比特灵敏度较高，节点电容较低，同时SRAM阵列模块在芯片中占据的面积最大，因此其在空间环境中受到SEE效应的影响概率最大，并且在深亚微米集成电路中，受电荷共享效应的影响，一次粒子入射会干扰更多的晶体管，进而增大了SRAM的软错误率，而现有技术中缺乏有效的针对单粒子翻转的解决方案。
技术实现思路
本专利技术的目的是提供一种RHPD-12T抗辐照SRAM存储单元电路，该电路能够在牺牲较小单元面积的情况下大幅度提高存储单元的速度，降低存储单元的功耗，并提高存储单元抗单粒子翻转SEU的能力。本专利技术的目的是通过以下技术方案实现的：一种RHPD-12T抗辐照SRAM存储单元电路，所述电路包括十个NMOS晶体管和两个PMOS晶体管，十个NMOS晶体管依次记为N1～N10，两个PMOS晶体管依次记为P1～P2，其中：内围节点由PMOS晶体管P1和P2交叉耦合，NMOS晶体管N3和N4作为下拉管；外围节点由NMOS晶体管N5和N6交叉耦合，NMOS晶体管N1与N2作为上拉管；外围存储节点S0和S1通过控制NMOS晶体管N3和N4对内围存储节点Q和QB进行加固；外围存储节点S0和S1分别由NMOS晶体管N2、N6及N1、N5包围，将该结构称为极性加固结构；内外围的四个存储节点Q、QB、S0、S1通过四个NMOS晶体管N7～N10连接到两条位线BL和BLN，四个NMOS晶体管N7～N10的开启由字线WL控制，其中：所述四个NMOS晶体管N7～N10为四个传输晶体管，所述电路使用该四个传输晶体管进行读写，在写入数据的过程中，两条位线BL和BLN通过四个传输晶体管同时向内外围的四个存储节点Q、QB、S0、S1写入数据，使得存储节点更容易被写入数据。由上述本专利技术提供的技术方案可以看出，上述电路能够在牺牲较小单元面积的情况下大幅度提高存储单元的速度，降低存储单元的功耗，并提高存储单元抗单粒子翻转SEU的能力。附图说明为了更清楚地说明本专利技术实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他附图。图1为本专利技术实施例提供的RHPD-12T抗辐照SRAM存储单元电路的结构示意图；图2为本专利技术实施例所提供的RHPD-12T抗辐照SRAM存储单元电路的时序波形图；图3为本专利技术实施例所提供的RHPD-12T抗辐照SRAM存储单元电路在高频(2GHz)工作条件下的写操作仿真示意图；图4为本专利技术实施例所提供的RHPD-12T抗辐照SRAM存储单元电路在不同时刻，不同节点受到双指数电流源脉冲注入的瞬态波形仿真示意图；图5为现有技术电路和本专利技术实施例所提供的RHPD-12T抗辐照SRAM存储单元电路在不同供电电压、不同工作频率下的写能力比较示意图。具体实施方式下面结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术的保护范围。下面将结合附图对本专利技术实施例作进一步地详细描述，如图1所示为本专利技术实施例提供的RHPD-12T抗辐照SRAM存储单元电路的结构示意图，所述电路主要包括十个NMOS晶体管和两个PMOS晶体管，十个NMOS晶体管依次记为N1～N10，两个PMOS晶体管依次记为P1～P2，其中：内围节点由PMOS晶体管P1和P2交叉耦合，NMOS晶体管N3和N4作为下拉管；外围节点由NMOS晶体管N5和N6交叉耦合，NMOS晶体管N1与N2作为上拉管；外围存储节点S0和S1通过控制NMOS晶体管N3和N4对内围存储节点Q和QB进行加固，且外围存储节点S0与S1分别由NMOS晶体管N2、N6及N1、N5包围，将该结构称为极性加固结构；内外围的四个存储节点Q、QB、S0、S1通过四个NMOS晶体管N7～N10连接到两条位线BL和BLN，四个NMOS晶体管N7～N10的开启由字线WL控制，其中：所述四个NMOS晶体管N7～N10为四个传输晶体管，所述电路使用该四个传输晶体管进行读写，在写入数据的过程中，两条位线BL和BLN通过四个传输晶体管同时向内外围的四个存储节点Q、QB、S0、S1写入数据，使得存储节点更容易被写入数据，因此该设计大大提高了单元的数据写入速度，同时由于写入速度的大提高从而使电路的功耗降低。具体实现中，如图1所示，在所述电路中，四个传输晶体管的连接关系具体为：位线BL与NMOS晶体管N10与N8的源极电连接，位线BLN与NMOS晶体管N7与N9的源极电连接；字线WL与NMOS晶体管N7～N10的栅极电连接；NMOS晶体管N10的漏极与PMOS晶体管P2的漏极电连接，NMOS晶体管N9的漏极与PMOS晶体管P1的漏极电连接。另外，其他晶体管的连接关系具体为：PMOS晶体管P1的漏极与NMOS晶体管N3的漏极电连接，并且PMOS晶体管P1的栅极与NMOS晶体管N4的漏极电连接；PMOS晶体管P2的漏极与NMOS晶体管N4的漏极电连接，并且PMOS晶体管P2的栅极与NMOS晶体管N3的漏极电连接；NMOS晶体管N1的漏极与NMOS晶体管N5的漏极电连接，并且NMOS晶体管N1的栅极与NMOS晶体管N4的漏极电连接；NMOS晶体管N2的漏极与NMOS晶体管N6的漏极电连接，并且NMOS晶体管N2的栅极与NMOS晶体管N3的漏极电连接；NMOS晶体管N3的漏极与PMOS晶体管P1的漏极电连接，并且NMOS晶体管N3的栅极与NMOS晶体管N1的漏极电连接；NMOS晶体管N4的漏极与PMOS晶体管P2的漏极电连接，并且NMOS晶体管本文档来自技高网...

【技术保护点】
1.一种RHPD-12T抗辐照SRAM存储单元电路，其特征在于，所述电路包括十个NMOS晶体管和两个PMOS晶体管，十个NMOS晶体管依次记为N1～N10，两个PMOS晶体管依次记为P1～P2，其中：/n内围节点由PMOS晶体管P1和P2交叉耦合，NMOS晶体管N3和N4作为下拉管；/n外围节点由NMOS晶体管N5和N6交叉耦合，NMOS晶体管N1与N2作为上拉管；/n外围存储节点S0和S1通过控制NMOS晶体管N3和N4对内围存储节点Q和QB进行加固；/n外围存储节点S0和S1分别由NMOS晶体管N2、N6及N1、N5包围，将该结构称为极性加固结构；/n内外围的四个存储节点Q、QB、S0、S1通过四个NMOS晶体管N7～N10连接到两条位线BL和BLN，四个NMOS晶体管N7～N10的开启由字线WL控制，其中：/n所述四个NMOS晶体管N7～N10为四个传输晶体管，所述电路使用该四个传输晶体管进行读写，在写入数据的过程中，两条位线BL和BLN通过四个传输晶体管同时向内外围的四个存储节点Q、QB、S0、S1写入数据，使得存储节点更容易被写入数据。/n

【技术特征摘要】
1.一种RHPD-12T抗辐照SRAM存储单元电路，其特征在于，所述电路包括十个NMOS晶体管和两个PMOS晶体管，十个NMOS晶体管依次记为N1～N10，两个PMOS晶体管依次记为P1～P2，其中：
内围节点由PMOS晶体管P1和P2交叉耦合，NMOS晶体管N3和N4作为下拉管；
外围节点由NMOS晶体管N5和N6交叉耦合，NMOS晶体管N1与N2作为上拉管；
外围存储节点S0和S1通过控制NMOS晶体管N3和N4对内围存储节点Q和QB进行加固；
外围存储节点S0和S1分别由NMOS晶体管N2、N6及N1、N5包围，将该结构称为极性加固结构；
内外围的四个存储节点Q、QB、S0、S1通过四个NMOS晶体管N7～N10连接到两条位线BL和BLN，四个NMOS晶体管N7～N10的开启由字线WL控制，其中：
所述四个NMOS晶体管N7～N10为四个传输晶体管，所述电路使用该四个传输晶体管进行读写，在写入数据的过程中，两条位线BL和BLN通过四个传输晶体管同时向内外围的四个存储节点Q、QB、S0、S1写入数据，使得存储节点更容易被写入数据。


2.根据权利要求1所述RHPD-12T抗辐照SRAM存储单元电路，其特征在于，在所述电路中，四个传输晶体管的连接关系具体为：
位线BL与NMOS晶体管N10与N8的源极电连接，位线BLN与NMOS晶体管N7与N9的源极电连接；
字线WL与NMOS晶体管N7～N10的栅极电连接；
NMOS晶体管N10的漏极与PMOS晶体管P2的漏极电连接，NMOS晶体管N9的漏极与PMOS晶体管P1的漏极电连接。


3.根据权利要求1所述RHPD-12T抗辐照SRAM存储单元电路，其特征在于，在所述电路中：
PMOS晶体管P1的漏极与NMOS晶体管N3的漏极电连接，并且PMOS晶体管P1的栅极与NMOS晶体管N4的漏极电连接；
PMOS晶体管P2的漏极与NMOS晶体管N4的漏极电连接，并且PMOS晶体管P2的栅极与NMOS晶体管N3的...

【专利技术属性】
技术研发人员：赵强，彭春雨，卢文娟，吴秀龙，蔺智挺，陈军宁，
申请(专利权)人：安徽大学，
类型：发明
国别省市：安徽;34